半导体装置的制作方法

本公开涉及一种半导体装置。

本申请基于并要求于2018年4月13日提交的日本专利申请第2018-077461号的优先权，所述日本专利申请的全部内容通过引用并入本文中。

背景技术：

终端结构可用于适合高压应用的半导体装置，例如pn结二极管、肖特基势垒二极管(schottkybarrierdiode)、金属氧化物-半导体场效应晶体管(mosfet)、绝缘栅双极晶体管(igbt)等。已知的终端结构包含减小的表面场(resurf)结构、保护环结构等(例如，专利文献1)。通过使用适当的终端结构，可减小终端部的电场集中，并且可减小耐压的劣化。

现有技术文献

专利文献

专利文献1：日本特开2014-86483号公报

技术实现要素：

根据实施方式的一个方面，半导体装置包含：第一半导体层，所述第一半导体层为第一导电型并且包含其中要形成多个半导体元件的元件区域；环状第二半导体层，所述环状第二半导体层为第二导电型，以包含所述第一半导体层的第一表面的方式形成，并且在俯视图中围绕所述元件区域；第三半导体层，所述第三半导体层为第二导电型，形成在所述第一半导体层中并且相比于所述第二半导体层更远离所述第一表面，并且将所述第一半导体层的一部分夹在所述第二半导体层与所述第三半导体层之间；第四半导体层，所述第四半导体层为第二导电型并且将所述第二半导体层和所述第三半导体层彼此电连接；以及第一电极，所述第一电极在俯视图中在所述第二半导体层内侧与所述第四半导体层电连接。所述第二半导体层中包含的第二导电型杂质的有效浓度高于所述第一半导体层中包含的第一导电型杂质的有效浓度，并且所述第三半导体层中包含的第二导电型杂质的有效浓度高于所述第二半导体层中包含的第二导电型杂质的有效浓度。

附图说明

图1是示出根据第一实施方式的半导体装置中包含的层的布局的图。

图2a是示出根据第一实施方式的半导体装置中包含的元件区域的结构的剖视图。

图2b是示出根据第一实施方式的半导体装置中包含的终端区域的结构的剖视图。

图3a是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分1)。

图3b是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分2)。

图3c是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分3)。

图3d是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分4)。

图3e是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分5)。

图3f是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分6)。

图3g是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分7)。

图3h是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分8)。

图3i是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分9)。

图3j是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分10)。

图3k是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分11)。

图3l是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分12)。

图3m是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分13)。

图3n是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分14)。

图3o是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分15)。

图3p是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分16)。

图3q是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分17)。

图3r是示出根据第一实施方式的半导体装置的制造方法的剖视图(部分18)。

图4是示出第一实施方式的变形例中包含的终端区域的结构的剖视图。

图5是示出根据第二实施方式的半导体装置中包含的层的布局的图。

图6a是示出根据第二实施方式的半导体装置中包含的元件区域的结构的剖视图。

图6b是示出根据第二实施方式的半导体装置中包含的终端区域的结构的剖视图。

图7a是示出根据第二实施方式的半导体装置的制造方法的剖视图(部分1)。

图7b是示出根据第二实施方式的半导体装置的制造方法的剖视图(部分2)。

图7c是示出根据第二实施方式的半导体装置的制造方法的剖视图(部分3)。

图7d是示出根据第二实施方式的半导体装置的制造方法的剖视图(部分4)。

图7e是示出根据第二实施方式的半导体装置的制造方法的剖视图(部分5)。

图7f是示出根据第二实施方式的半导体装置的制造方法的剖视图(部分6)。

图8是示出第二实施方式的变形例中包含的终端区域的结构的剖视图。

具体实施方式

当使用具有高杂质浓度的半导体层来减小电流路径的电阻时，终端结构的耗尽(空乏化)趋于变得受到抑制。换句话说，以往，电流路径的电阻的减小和终端结构的耐压的改善处于制衡关系，并且难以同时减小电流路径的电阻并改善终端结构的耐压。

因此，本公开的一个目的是提供一种能够同时减小电流路径的电阻并改善终端结构的耐压的半导体装置。

根据本公开，可同时减小电流路径的电阻，并且可改善终端结构的耐压。

下面将描述实施方式。

[本公开的实施方式的描述]

下面将首先描述本公开的实施方式。在下面的描述中，相同或相应的元件由相同的附图标记表示，并且将不再重复相同或相应的元件的描述。

[1]根据本公开的一个方面的半导体装置包含：第一半导体层，所述第一半导体层为第一导电型并且包含其中要形成多个半导体元件的元件区域；环状第二半导体层，所述环状第二半导体层为第二导电型，以包含所述第一半导体层的第一表面的方式形成，并且在俯视图中围绕所述元件区域；第三半导体层，所述第三半导体层为第二导电型，形成在所述第一半导体层中并且相比于所述第二半导体层更远离所述第一表面，并且将所述第一半导体层的一部分夹在所述第二半导体层与所述第三半导体层之间；第四半导体层，所述第四半导体层为第二导电型并且将所述第二半导体层和所述第三半导体层彼此电连接；以及第一电极，所述第一电极在俯视图中在所述第二半导体层内侧与所述第四半导体层电连接，其中所述第二半导体层中包含的第二导电型杂质的有效浓度高于所述第一半导体层中包含的第一导电型杂质的有效浓度，并且其中所述第三半导体层中包含的第二导电型杂质的有效浓度高于所述第二半导体层中包含的第二导电型杂质的有效浓度。

当第一半导体层的杂质浓度高时，可减小元件区域中的电阻，但是当在第一电极与第二电极之间施加反向偏压时，在不包含第三半导体层的情况下，电场可能集中在第二半导体层的端部。另一方面，在包含第三半导体层的情况下，即使当施加反向偏压时，在第一半导体层与第二半导体层的界面处以及在第一半导体层与第三半导体层的界面处，在第一半导体层的夹在第二半导体层与第三半导体层之间的部分处，也产生耗尽层，从而促进第一半导体层的耗尽。因此，即使当第一半导体层的杂质浓度高时，第二半导体层的端部处的电场集中也降低，从而能够获得优异的耐压。

[2]所述第二半导体层包含电连接到所述第四半导体层的第一环状层，和形成在与所述第一环状层分离的位置并且在俯视图中围绕所述第一环状层的第二环状层。即使当所述第二半导体层的杂质浓度高时，也可减小由载流子的流动引起的漏电流。

[3]在俯视图中，所述第三半导体层的外缘位于比所述第二半导体层的外缘更靠近所述元件区域的一侧。所述第二半导体层降低所述第三半导体层的端部处的电场集中，并且耐压得到改善。

[4]所述半导体装置包含第五半导体层，所述第五半导体层为第二导电型并且当从所述第二半导体层的上方观察时所述第三半导体层位于所述第二半导体层的下方时，所述第五半导体层形成在所述第四半导体层的下方，并且在俯视图中，所述第五半导体层的外缘位于比所述第四半导体层的外缘更靠近所述元件区域的一侧。耗尽层容易在所述第一半导体层的一侧扩展，并且可减小所述第五半导体层的端部处的电场集中，从而改善耐压。

[5]所述半导体装置包含覆盖所述第一半导体层的绝缘膜，并且所述第一电极包含覆盖所述绝缘膜上的第二半导体层的一部分的场板部。所述场板部可减小所述第二半导体层的端部处的电场集中并且改善耐压。

[6]当从所述第二半导体层向下观察时所述第三半导体层位于所述第二半导体层下方时，所述第二半导体层包含第一区域，所述第一区域位于场板部的端部下方，并且包含具有第一有效浓度的第二导电型杂质；和第二区域，所述第二区域位于比所述第一区域更靠近所述第二半导体层的端部的一侧，并且包含具有低于第一有效浓度的第二有效浓度的第二导电型杂质。在施加反向偏压期间，可减少第一区域的耗尽，并且可减少向与场板部的端部接触的绝缘膜的电场集中。

[7]根据本公开的另一方面，半导体装置包含：第一半导体层，所述第一半导体层为第一导电型并且包含其中要形成多个半导体元件的元件区域；环状第二半导体层，所述环状第二半导体层为第二导电型，以包含所述第一半导体层的第一表面的方式形成，并且在俯视图中围绕所述元件区域；第三半导体层，所述第三半导体层为第二导电型，形成在所述第一半导体层中并且相比于所述第二半导体层更远离所述第一表面，并且将所述第一半导体层的一部分夹在所述第二半导体层与所述第三半导体层之间；第四半导体层，所述第四半导体层为第二导电型并且将所述第二半导体层和所述第三半导体层彼此电连接；第一电极，所述第一电极在俯视图中在所述第二半导体层内侧与所述第四半导体层电连接；和多个柱状半导体层，所述柱状半导体层为第二导电型，形成在所述第一半导体层中，并且与所述第一半导体层一起形成超级结结构，其中，在俯视图中，所述第三半导体层的外缘位于比所述第二半导体层的外缘更靠近所述元件区域的一侧，其中所述多个柱状半导体层的至少一部分电连接到所述第三半导体层，其中所述第二半导体层中包含的第二导电型杂质的有效浓度高于所述第一半导体层中包含的第一导电型杂质的有效浓度，并且其中所述第三半导体层中包含的第二导电型杂质的有效浓度高于所述第二半导体层中包含的第二导电型杂质的有效浓度。因为提供了超级结结构，所以可进一步减小电流路径的电阻。

[8]在俯视图中，所述多个柱状半导体层的一部分位于所述第三半导体层的外缘的外侧，并且在电气上独立于所述第三半导体层。可减小所述第三半导体层的端部处的电场集中，并且可改善耐压。

[9]所述半导体装置包含：sic衬底，所述sic衬底具有第一主表面和在与所述第一主表面相反的一侧的第二主表面；和第二电极，所述第二电极形成在所述第二主表面上，其中所述第一半导体层形成在所述第一主表面上。所述半导体装置可用作所谓的垂直型半导体装置。

[10]根据本公开的又一方面，半导体装置包含：n型漂移层，所述n型漂移层包含其中要形成多个半导体元件的元件区域；环状p型结终端扩展层，所述环状p型结终端扩展层以包含所述漂移层的第一表面的方式形成，并且在俯视图中围绕所述元件区域；p型保护环层，所述p型保护环层以包含所述漂移层的所述第一表面的方式与所述结终端扩展层分离地形成，并且在俯视图中围绕所述结终端扩展层；p型嵌入式结终端扩展层，所述p型嵌入式结终端扩展层形成在漂移层中比结终端扩展层和保护环层更远离第一表面的位置处，并且将所述漂移层的一部分夹在所述p型嵌入式结终端扩展层与所述结终端扩展层和所述保护环层之间；p型接触层，所述p型接触层将结终端扩展层和嵌入式结终端扩展层彼此电连接；第一电极，所述第一电极在俯视图中在结终端扩展层内侧电连接到所述接触层；sic衬底，所述sic衬底具有第一主表面和在与所述第一主表面相反的一侧的第二主表面；以及第二电极，所述第二电极形成在所述第二主表面上，其中漂移层形成在所述第一主表面上，其中，在俯视图中，所述嵌入式结终端扩展层的外缘位于比所述保护环层的外缘更靠近元件区域的一侧，其中所述结终端扩展层和所述保护环层中包含的受主杂质的有效浓度高于所述漂移层中包含的施主杂质的有效浓度，并且其中所述嵌入式结终端扩展层中包含的受主杂质的有效浓度高于所述结终端扩展层和所述保护环层中包含的受主杂质的有效浓度。

[本公开的实施方式的详情]

现在将详细描述本公开的实施方式，然而，本公开的实施方式不限于以下描述的实施方式。

[第一实施方式]

首先，将描述第一实施方式。第一实施方式涉及具有多个沟槽sic-mosfet的半导体装置，其具有约1.2kv的耐压。图1是示出根据第一实施方式的半导体装置中包含的层的布局的图。图2a是示出根据第一实施方式的半导体装置中包含的元件区域的结构的剖视图。图2b是示出根据第一实施方式的半导体装置中包含的终端区域的结构的剖视图。图2b对应于沿着图1中的线i-i的剖视图。这些图各自的比例尺被适当地调整以便于各部分的识别，并且特别地，沿着元件区域与终端区域之间的水平缩小的比例尺是不统一的。另外，除非另外指出，否则层等的端部是指该层等的与元件区域分离的一侧的端部。

根据第一实施方式的半导体装置100是所谓的垂直型半导体装置，其包含设置在sic衬底101上方的源极焊盘电极129和设置在sic衬底101下方的用于漏极的欧姆电极128。半导体装置100包含：具有多个半导体元件的元件区域191，其中由于在欧姆电极128与源极焊盘电极129之间施加的电压而使电流流过所述多个半导体元件；以及设置在元件区域191周围的终端区域192。

如图1、图2a和图2b所示，n^-漂移层102形成在sic衬底101上。n^-漂移层102例如为具有7μm至15μm的厚度的sic层，并且包含氮(n)作为施主杂质，其有效施主浓度为3×10¹⁵cm^-3至2×10¹⁶cm^-3。

如图2a所示，对于各半导体装置，在元件区域191的内侧，在n^-漂移层102的表面上形成n型电流扩散层(csl)105，在所述n型电流扩散层105的内侧设置有p型屏蔽区域103，并且在所述n型电流扩散层105的外侧设置有p型屏蔽区域104。电流扩散层105包含磷(p)作为施主杂质，其有效施主浓度为1×10¹⁶cm^-3至1×10¹⁸cm^-3。屏蔽区域103和104包含铝(al)作为受主杂质，其有效受主浓度为1×10¹⁷cm^-3至5×10¹⁸cm^-3。

在本公开中，有效施主浓度是施主元件的杂质浓度与受主元件的杂质浓度之差，并且有效受主浓度是受主元件的杂质浓度与施主元件的杂质浓度之差。有效施主浓度和有效受主浓度例如可根据以下步骤1至4来测量。

(步骤1)观察半导体装置的表面以确认元件区域。

(步骤2)对半导体装置进行处理，使得出现图2a所示的半导体区域的横截面。例如，使用聚焦离子束(fib)设备来处理半导体装置的横截面。

(步骤3)使用扫描电子显微镜(sem)来确定注入杂质的区域的导电型是p型还是n型。例如，当在加速电压为3kv且放大倍率为10,000倍的条件下进行sem观察时，亮区为p型区域并且暗区为n型区域。

(步骤4)使用扫描扩散电阻显微镜(ssrm)来测量上述横截面中的p型区域和n型区域的杂质浓度。p型区域的浓度是有效受主浓度，并且n型区域的浓度是有效施主浓度。

如图2b所示，屏蔽区域104以延伸到终端区域192的方式形成。在终端区域192处，在n^-漂移层102的表面上以电连接到屏蔽区域104的方式形成p型嵌入式结终端扩展(jte)层151。嵌入式jte层151包含al作为受主杂质，其有效受主浓度为1×10¹⁷cm^-3至5×10¹⁸cm^-3。嵌入式jte层151是第三半导体层的示例，并且屏蔽区域104是第五半导体层的示例。

如图2a和图2b所示，n⁺漂移层111形成在n^-漂移层102上的元件区域191和终端区域192处。n⁺漂移层111例如为厚度为1μm至3μm的sic层，并且包含n作为施主杂质，其有效施主浓度为1×10¹⁶cm^-3至1×10¹⁷cm^-3。n^-漂移层102和n⁺漂移层111被包含在n型第一半导体层110中。

如图2a所示，在元件区域191处，在n⁺漂移层111的表面上，即在第一半导体层110的第一表面110a上形成p型主体层112，并且在主体层112的表面上形成n⁺源极接触层113。另外，对于各半导体装置，在屏蔽区域104上，在n⁺漂移层111、主体层112、以及n⁺源极接触层113上形成p⁺源极接触层114。主体层112包含al作为受主杂质，其有效受主浓度为1×10¹⁷cm^-3至5×10¹⁸cm^-3。n⁺源极接触层113包含p作为施主杂质，其有效施主浓度为1×10¹⁸cm^-3至1×10¹⁹cm^-3。p⁺源极接触层114包含al作为受主杂质，其有效受主浓度为1×10¹⁹cm^-3至5×10²⁰cm^-3。

如图2b所示，p⁺源极接触层114以延伸到终端区域192的方式形成。p⁺源极接触层114的端部位于屏蔽区域104的端部的外侧。在终端区域192中，在n⁺漂移层111的表面上以电连接到p⁺源极接触层114的方式形成p型结终端扩展(jte)层152，并且在jte层152周围形成p型保护环层153。保护环层153的端部位于嵌入式jte层151的端部的外侧。jte层152包含al作为受主杂质，其有效受主浓度为1×10¹⁷cm^-3至5×10¹⁸cm^-3。保护环层153包含al作为受主杂质，其有效受主浓度为1×10¹⁷cm^-3至5×10¹⁸cm^-3。jte层152和保护环层153的有效受主浓度可一致或不同，并且在有效受主浓度不同的情况下，保护环层153的有效受主浓度优选低于jte层152的有效受主浓度。这是因为即使在低电压下也会促进耗尽。jte层152和保护环层153包含在p型第二半导体层155中。p⁺源极接触层114是第四半导体层的示例，jte层152是第一环状层的示例，并且保护环层153是第二环状层的示例。

如图2a所示，在元件区域191处，在n⁺源极接触层113、主体层112和n⁺漂移层111中形成用于栅极的沟槽121。此外，在n⁺漂移层111的顶表面上以及在沟槽121的侧表面和底表面上形成栅极绝缘膜122，并且在栅极绝缘膜122上在沟槽121内形成栅电极123。例如，栅极绝缘膜122包含硅氧化物，并且栅电极123由诸如包含杂质的多晶硅(polycrystallinesilicon/polysilicon)等的导电材料制成。

如图2a和图2b所示，在元件区域191和终端区域192处，在栅极绝缘膜122和栅电极123上形成层间绝缘体124，并且在层间绝缘体124中形成露出n⁺源极接触层113和p⁺源极接触层114的开口125。开口125以延伸到终端区域192的方式形成。在层间绝缘体124中也形成露出栅电极123的开口，但该开口未示出。例如，层间绝缘体124包含硅氧化物。

形成阻挡金属膜126以覆盖层间绝缘体124的顶表面和侧表面。在n⁺源极接触层113和p⁺源极接触层114的从开口125露出的部分上形成欧姆电极127，并且在sic衬底101的背面形成用于漏极的欧姆电极128。换句话说，在与第一半导体层110的第一表面110a相反的一侧的第二表面110b的下方形成有欧姆电极128。在阻挡金属膜126和欧姆电极127上形成源极焊盘电极129，并且在层间绝缘体124上形成钝化膜130以覆盖源极焊盘电极129。例如，阻挡金属膜126由钛氮化物制成，欧姆电极128由镍制成，源极焊盘电极129由铝制成，并且钝化膜130包含硅氮化物或聚酰亚胺。

因此，在根据第一实施方式的半导体装置100中，在俯视图中围绕元件区域191的环状p型第二半导体层155形成在n型第一半导体层110的第一表面110a上。第一半导体层110包含n^-漂移层102和n⁺漂移层111，并且第二半导体层155包含jte层152和保护环层153。另外，p型嵌入式jte层151也形成在n^-漂移层102的表面上。p型嵌入式jte层151和jte层152通过p⁺源极接触层114彼此电连接。p⁺源极接触层114形成在n⁺漂移层111上，并且n⁺漂移层111沿着深度方向被夹在第二半导体层155(jte层152和保护环层153)与嵌入式jte层151之间。

另外，当关注杂质浓度时，n⁺漂移层111的有效施主浓度高于n^-漂移层102的有效施主浓度，并且n⁺漂移层111和n^-漂移层102各自的有效施主浓度低于p⁺源极接触层114的有效受主浓度。jte层152和保护环层153的有效受主浓度都低于嵌入式jte层151的有效受主浓度，并且嵌入式jte层151的有效受主浓度低于p⁺源极接触层114的有效受主浓度。

在具有上述结构的半导体装置100中，当在源极焊盘电极129与欧姆电极128之间施加反向偏压时，n⁺漂移层111的耗尽不仅由jte层152和保护环层153促进，而且还由嵌入式jte层151促进。因此，可减小jte层152和保护环层153的端部处的电场集中，从而改善耐压。

另外，嵌入式jte层151的端部位于保护环层153的端部的内侧，并且在俯视图中，嵌入式jte层151的外缘位于比第二半导体层155的外缘更靠近元件区域191的一侧。因此，也可减小嵌入式jte层151的端部的电场集中。

此外，第二半导体层155不是由单层形成，而是包含电连接到p⁺源极接触层114的环状jte层152，以及与jte层152分离地形成并且在俯视图中围绕jte层152的环状保护环层153。因此，即使当第二半导体层155的杂质浓度高时，也能够减小由载流子的流动引起的漏电流。

另外，在p⁺源极接触层114的下方的屏蔽区域104的端部位于p⁺源极接触层114的端部的内侧，并且在俯视图中，屏蔽区域104的外缘位于比p⁺源极接触层114的外缘更靠近元件区域191的一侧。因此，耗尽层更容易扩散到第一半导体层110的一侧，并且可减小屏蔽区域104的端部的电场集中。此外，相对于p⁺源极接触层114的端部和屏蔽区域104的端部，嵌入式jte层151用作场板。因此，嵌入式jte层151也可减小p⁺源极接触层114的端部和屏蔽区域104的端部处的电场集中。

此外，源极焊盘电极129的一部分在层间绝缘体124上覆盖jte层152的一部分，并且源极焊盘电极129的该部分用作场板部129a。因此，源极焊盘电极129还可减小p⁺源极接触层114的端部和屏蔽区域104的端部处的电场集中。

例如，从嵌入式jte层151与屏蔽区域104的界面到保护环层153的端部的距离w11是第一半导体层110的厚度的大约四倍至大约五倍。当距离w11过长时，改善耐压的效果可能饱和，而另一方面，元件区域191相对于整个半导体装置100的比率可能变得过小，从而增加电流路径的电阻。当距离w11过短时，可能无法获得优异的耐压。另外，例如，从嵌入式jte层151与屏蔽区域104的界面到嵌入式jte层151的端部的距离w12约为距离w11的2/3，并且从嵌入式jte层151与屏蔽区域104的界面到保护环层153的元件区域191的边缘的距离w13约为距离w11的1/3。

(半导体装置的制造方法)

接下来，将描述半导体装置100的制造方法。图3a至图3r是示出根据第一实施方式的半导体装置100的制造方法的剖视图。

首先，如图3a所示，准备sic衬底101。然后，如图3b所示，在sic衬底101上形成n^-漂移层102。例如，可通过添加了n的外延生长来形成n^-漂移层102。

然后，如图3c所示，在元件区域191中，在n^-漂移层102的表面上形成p型屏蔽区域103和104以及n型电流扩散层105。屏蔽区域104以延伸到终端区域192的方式形成。例如，可通过al的离子注入形成屏蔽区域103和104，并且可通过p的离子注入形成电流扩散层105。

接下来，如图3d所示，在终端区域192中，在n^-漂移层102的表面上形成p型嵌入式jte层151。例如，可通过al的离子注入形成嵌入式jte层151。嵌入式jte层151以与屏蔽区域104电接触的方式形成。

接下来，如图3e所示，在元件区域191和终端区域192中，在n^-漂移层102上形成n⁺漂移层111。例如，可通过添加了n的外延生长来形成n⁺漂移层111。

其后，如图3f所示，在元件区域191中，在n⁺漂移层111的表面上形成p型主体层112。例如，可通过al的离子注入来形成主体层112。

接下来，如图3g所示，在元件区域191中，n⁺源极接触层113形成在主体层112的表面上。例如，可通过p的离子注入形成n⁺源极接触层113。

接下来，如图3h所示，在元件区域191中，在n⁺源极接触层113、主体层112和n⁺漂移层111中形成p⁺源极接触层114。p⁺源极接触层114以延伸到终端区域192的方式形成。例如，可通过al的离子注入形成p⁺源极接触层114。

然后，如图3i所示，在终端区域192中，在n⁺漂移层111的表面上，即在第一半导体层110的第一表面110a上，形成包含p型jte层152和p型保护环层153的第二半导体层155。jte层152以与p⁺源极接触层114电接触的方式形成。例如，可通过al的离子注入形成jte层152和保护环层153。

接下来，如图3j所示，在元件区域191中，在n⁺源极接触层113、主体层112和n⁺漂移层111上形成用于栅极的沟槽121。例如，沟槽121可通过反应性离子蚀刻(rie)形成。

接下来，如图3k所示，在元件区域191和终端区域192中，在n⁺漂移层111的顶表面上以及在沟槽121的侧表面和底表面上形成栅极绝缘膜122。

其后，如图3l所示，在元件区域191中，在沟槽121内侧的栅极绝缘膜122上形成栅电极123。

接下来，如图3m所示，在元件区域191和终端区域192中，在栅极绝缘膜122和栅电极123上形成层间绝缘体124。

接下来，如图3n所示，在元件区域191中，在层间绝缘体124中形成露出n⁺源极接触层113和p⁺源极接触层114的开口125。开口125以延伸到终端区域192的方式形成。虽然在图3n中未示出，但是在层间绝缘体124中也形成了露出栅电极123的开口。

然后，如图3o所示，在元件区域191和终端区域192中，形成覆盖层间绝缘体124的顶表面和侧表面的阻挡金属膜126。在至少要形成源极焊盘电极129的区域中形成阻挡金属膜126。。

接下来，如图3p所示，在n⁺源极接触层113和p⁺源极接触层114的从开口125露出的部分上形成欧姆电极127。另外，在sic衬底101的背面上形成用于漏极的欧姆电极128。换句话说，在与第一半导体层110的第一表面110a相反的一侧在第二表面110b下方形成欧姆电极128。

接下来，如图3q所示，在阻挡金属膜126和欧姆电极127上形成源极焊盘电极129。

其后，如图3r所示，在层间绝缘体124上形成钝化膜130，以覆盖源极焊盘电极129。

可以以上述方式制造根据第一实施方式的半导体装置100。

[第一实施方式的变形例]

如图4所示，jte层152优选具有第一jte层152a，其位于源极焊盘电极129的场板部129a的端部的下方，并且包含具有第一有效浓度的受主杂质，和第二jte层152b，其位于比第一jte层152a更靠近第二半导体层155的端部的一侧，并且包含具有比第一有效浓度低的第二有效浓度的受主杂质。可在施加反向偏压期间减小第一jte层152a的耗尽，以减小向与场板部129a的端部接触的层间绝缘体124的电场集中。例如，第一jte层152a包含al作为受主杂质，其有效受主浓度为2×10¹⁷cm^-3至1×10¹⁹cm^-3，并且第二jte层152b包含al作为受主杂质，其有效受主浓度为1×10¹⁷cm^-3至5×10¹⁸cm^-3。在该变形例中，嵌入式jte层151的有效受主浓度高于第二jte层152b和保护环层153的有效受主浓度，并且第一jte层152a的有效受主浓度高于嵌入式jte层151的有效受主浓度。第一jte层152a是第一区域的示例，并且第二jte层152b是第二区域的示例。

[第二实施方式]

首先，将描述第二实施方式。第二实施方式涉及具有多个沟槽sic-mosfet并且耐压为约1.2kv的半导体装置。图5是示出根据第二实施方式的半导体装置中包含的层的布局的图。图6a是示出根据第二实施方式的半导体装置中包含的元件区域的结构的剖视图。图6b是示出根据第二实施方式的半导体装置中包含的终端区域的结构的剖视图。图6b对应于沿图5中的线i-i的剖视图。这些图各自的比例尺被适当地调整以促进各部分的识别，并且特别地，沿着元件区域与终端区域之间的水平缩小的比例尺是不统一的。另外，除非另外指出，否则层等的端部是指在该层等的与元件区域分离的一侧的端部。

根据第二实施方式的半导体装置200是所谓的垂直型半导体装置，其包含设置在sic衬底201上方的源极焊盘电极129和设置在sic衬底201下方的用于漏极的欧姆电极128。半导体装置200包含：具有多个半导体元件的元件区域291，其中由于在欧姆电极128与源极焊盘电极129之间施加的电压而使电流流过所述多个半导体元件；以及设置在元件区域291周围的终端区域292。

如图5、图6a和图6b所示，在sic衬底201上形成n^-缓冲层206，并且在n^-缓冲层206上形成n⁺漂移层207。在n⁺漂移层207上周期性地形成p柱208，并且超级结(sj)结构260由p柱208和p柱208之间的n⁺漂移层207形成。n^-缓冲层206例如为厚度为1μm至5μm的sic层，并且包含n作为施主杂质，其有效施主浓度例如为1×10¹⁶cm^-3至1×10¹⁷cm^-3。n⁺漂移层207例如为具有3μm至7μm的厚度并且包含n作为施主杂质的sic层，其有效施主浓度为5×10¹⁶cm^-3至5×10¹⁷cm^-3。p柱208包含al作为受主杂质，其有效受主浓度为5×10¹⁶cm^-3至5×10¹⁷cm^-3。p柱208是柱状半导体层的示例。

如图6a所示，在元件区域291中，对于各半导体装置，在n⁺漂移层207的表面上形成n型电流扩散层205，并且在n型电流扩散层205的内侧设置有p型屏蔽区域203，以及在n型电流扩散层205的外侧设置有p型屏蔽区域204。屏蔽区域203和204分别电连接到p柱208，并且电流扩散层205电连接到n⁺漂移层207。电流扩散层205包含p作为施主杂质，其有效施主浓度为1×10¹⁶cm^-3至1×10¹⁸cm^-3。屏蔽区域203和204包含al作为受主杂质，其有效受主浓度为1×10¹⁷cm^-3至5×10¹⁸cm^-3。

如图6b所示，屏蔽区域204以延伸到终端区域292的方式形成。在终端区域292中，在n⁺漂移层207的表面上以电连接到屏蔽区域204的方式形成p型嵌入式jte层251。嵌入式jte层251被电连接到p柱208的一部分，p柱208的该部分处于浮置状态，其在电气上独立于嵌入式jte层251，并且p型半导体层256形成在p柱208上。嵌入式jte层251和p型半导体层256包含al作为受主杂质，其有效受主浓度为1×10¹⁷cm^-3至5×10¹⁸cm^-3。嵌入式jte层251是第三半导体层的示例。

如图6a和图6b所示，在元件区域291和终端区域292中，n⁺漂移层111形成在n⁺漂移层207上。n⁺漂移层207和n⁺漂移层111包含在n型第一半导体层210中。

如图6a所示，在元件区域291中，在n⁺漂移层111的表面上，即在第一半导体层210的第一表面210a上，形成p型主体层112，并且n⁺源极接触层113形成在主体层112的表面上。另外，对于各半导体装置，在屏蔽区域204上的n⁺漂移层111、主体层112和n⁺源极接触层113上形成p⁺源极接触层114。

如图6b所示，p⁺源极接触层114以延伸到终端区域292的方式形成。在终端区域292中，p型jte层152以电连接到在p⁺源极接触层114上的方式形成在n⁺漂移层111的表面上，并且此外，在jte层152的周围形成p型保护环层153。在p型第二半导体层155中包含jte层152和保护环层153。p⁺源极接触层114是第四半导体层的示例。

如图6a所示，在元件区域291中，在n⁺源极接触层113、主体层112和n⁺漂移层111中形成用于栅极的沟槽121。另外，在n⁺漂移层111的顶表面上以及在沟槽121的侧表面和底表面上形成栅极绝缘膜122，并且在栅极绝缘膜122上在沟槽121内形成栅电极123。

如图6a和图6b所示，在元件区域291和终端区域292中，在栅极绝缘膜122和栅电极123上形成层间绝缘体124，并且在层间绝缘体124中形成露出n⁺源极接触层113和p⁺源极接触层114的开口125。开口125以延伸到终端区域192的方式形成。在层间绝缘体124中也形成露出栅电极123但未示出的开口。

形成覆盖层间绝缘体124的顶表面和侧表面的阻挡金属膜126。在n⁺源极接触层113和p⁺源极接触层114的从开口125露出的部分上形成欧姆电极127，并且在sic衬底101的背面上形成用于漏极的欧姆电极128。换句话说，在与第一半导体层210的第一表面210a相反的一侧的第二表面210b的下方形成欧姆电极128。源极焊盘电极129形成在阻挡金属膜126和欧姆电极127上，并且钝化膜130形成在层间绝缘体124上以覆盖源极焊盘电极129。

具有上述结构的根据第二实施方式的半导体装置200可获得与根据第一实施方式的半导体装置100相似的效果。此外，因为提供了sj结构260，所以半导体装置200可进一步减小电流路径的电阻。

需要说明的是，在半导体装置200中，p柱208被电连接到嵌入式jte层251，并且相比于嵌入式jte层151的端部，电场更容易以对应于p柱208的高度的量集中在嵌入式jte层251的端部。然而，在该实施方式中，由于在电气上独立于嵌入式jte层251的p柱208设置在嵌入式jte层251的端部的外侧，因此可减小嵌入式jte层251的端部处的电场集中。

例如，从嵌入式jte层251与屏蔽区域204的界面到保护环层153的端部的距离w21是第一半导体层210的厚度的大约四倍至大约五倍。当距离w21过长时，改善耐压的效果可能饱和，而另一方面，元件区域291相对于整个半导体装置200的比率可能变得过小，从而增加电流路径的电阻。当距离w21过短时，可能无法获得优异的耐压。另外，例如，从嵌入式jte层251与屏蔽区域104的界面到嵌入式jte层251的端部的距离w22约为距离w21的2/3，并且从嵌入式jte层251与屏蔽区域104的界面到保护环层153的元件区域291的边缘之间的距离w23约为距离w21的1/3。

(半导体装置的制造方法)

接下来，将描述半导体装置200的制造方法。图7a至图7f是示出根据第二实施方式的半导体装置200的制造方法的剖视图。

首先，如图7a所示，在sic衬底201上形成n^-缓冲层206。例如，可通过添加了n的外延生长来形成n^-缓冲层206。

接下来，如图7b所示，在n^-缓冲层206上形成包含p柱208和sj结构260的n⁺漂移层207。可通过重复包含以下步骤的工艺来形成这种n⁺漂移层207：通过添加了n的外延生长形成n型半导体层，并将al离子注入该n型半导体层中。

然后，如图7c所示，并且类似于第一实施方式，在元件区域291中，在n⁺漂移层207的表面上形成p型屏蔽区域203和204以及n型电流扩散层205。

接下来，如图7d所示，在终端区域292中，在n⁺漂移层207的表面上形成p型嵌入式jte层251和p型半导体层256。例如，嵌入式jte层251和p型半导体层256可通过al的离子注入形成。嵌入式jte层251以电接触屏蔽区域204、并电接触p柱208的一部分的方式形成，并且p型半导体层256以电接触位于嵌入式jte层251的端部外侧的p柱208的方式形成。

接下来，如图7e所示并且类似于第一实施方式，在元件区域291和终端区域292中，在n⁺漂移层207上形成n⁺漂移层111。

然后，如图7f所示并且类似于第一实施方式，实施从形成p型主体层112到形成钝化膜130的工序。

可以以上述方式制造根据第二实施方式的半导体装置100。

[第二实施方式的变形例]

如图8所示并且类似于第一实施方式，jte层152优选具有第一jte层152a和第二jte层152b。可在施加反向偏压期间减小第一jte层152a的耗尽，以减小向与场板部129a的端部接触的层间绝缘体124的电场集中。

在第一实施方式和第二实施方式中，将半导体层的厚度、有效杂质浓度等设定为适合于约1.2kv的耐压，然而，半导体装置的耐压以及半导体层的厚度、杂质浓度等不限于以上所述。例如，可将半导体层的厚度、有效杂质浓度等设定为适合于大约3.3kv的耐压或大约600v的耐压。例如，可通过增加半导体层的厚度或通过降低半导体层的有效杂质浓度来增加耐压。另一方面，半导体层的厚度的增加和半导体层的有效杂质浓度的减小导致电流路径的电阻变高。因此，优选通过考虑耐压与电流路径的电阻值之间的平衡来调节半导体层的厚度和有效杂质浓度。此外，在第一实施方式和第二实施方式中，sic被用于半导体层，但是使用si可获得类似的效果。

尽管上文详细描述了实施方式，但是应当理解，可在所附权利要求的范围内进行各种变化和修改，并且其不限于特定实施方式。

标号说明

100：半导体装置

101：sic衬底

102：n^-漂移层

103、104：屏蔽区域

105：电流扩散层

110：第一半导体层

110a：第一表面

110b：第二表面

111：n⁺漂移层

112：主体层

113：n⁺源极接触层

114：p⁺源极接触层

121：沟槽

122：栅极绝缘膜

123：栅电极

124：层间绝缘体

125：开口

126：阻挡金属膜

127、128：欧姆电极

129：源极焊盘电极

129a：场板部

130：钝化层

151：嵌入式jte层

152：jte层

152a：第一jte层

152b：第二jte层

153：保护环层

155：第二半导体层

191：元件区域

192：终端区域

200：半导体装置

201：sic衬底

203、204：屏蔽区域

205：电流扩散层

206：n^-缓冲层

207：n⁺漂移层

208：p柱

210：第一半导体层

210a：第一表面

210b：第二表面

251：嵌入式jte层

256：p半导体层

260：超级结结构

291：元件区域

292：终端区域