半导体结构及半导体结构的形成方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的形成方法。


背景技术：

2.随着半导体集成电路制造技术的不断进步，性能不断提升的同时也伴随着器件小型化，微型化的进程。越来越先进的制程，要求在尽可能小的区域内实现尽可能多的器件。
3.在超大规模的集成电路中，采用金属互连层是实现器件之间的电互连的方法之一。
4.然而，半导体结构的性能仍然较差。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，减小电互连层的寄生电容，提高半导体结构的性能。
6.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底，所述衬底包括器件区，所述器件区包括若干第一区，以及位于相邻第一区之间的第二区，所述第一区和第二区沿第一方向排布；位于所述器件区上的第一互连结构，所述第一互连结构与所述器件区的电路电互连，所述第一互连结构包括若干沿第二方向延伸的第一互连层和第二互连层，所述第一互连层位于第一区上，所述第二互连层位于所述第二区上，在所述第二方向上，所述第一互连层的长度大于所述第二互连层的长度，所述第一方向与所述第二方向互相垂直；位于所述第一互连结构上的若干第三互连层，并且，所述第三互连层位于所述第二区上，所述第三互连层与所述第二互连层电互连，在所述第二方向上，所述第三互连层的长度大于所述第二互连层的长度。
7.可选的，还包括：包围所述第一互连结构与所述第三互连层的介质层。
8.可选的，在所述第二方向上，所述第二互连层的长度的最小值为100纳米。可选的，在所述第二方向上，所述第三互连层的长度等于所述第一互连层的长度。
9.可选的，在垂直于衬底表面的方向上，所述第一互连结构的顶面与所述第三互连层的底面之间的最小距离范围为400纳米～500纳米。
10.可选的，1个所述第一互连层位于1个所述第一区上，1个所述第二互连层位于1个所述第二区上。
11.可选的，在所述第一方向上，相邻的第一互连层与第二互连层之间的最小间距的最小值为20纳米。
12.可选的，2个以上所述第一互连层位于1个所述第一区上，1个所述第二互连层位于1个所述第二区上。
13.可选的，2个以上所述第一互连层位于1个所述第一区上，2个以上所述第二互连层位于1个所述第二区上。
14.可选的，还包括：位于所述第二互连层和所述第三互连层之间的第四互连层，所述第四互连层沿所述第一方向延伸，并且横跨全部所述第二互连层，所述第四互连层分别与所述第二互连层及所述第三互连层电互连。
15.可选的，还包括：若干第一导电插塞，每个所述第一导电插塞位于所述第四互连层与一个所述第二互连层之间，并且，该所述第一导电插塞分别与所述第四互连层及所述第二互连层电互连。
16.可选的，还包括：若干第二导电插塞，每个所述第二导电插塞位于所述第四互连层与一个所述第三互连层之间，并且，该所述第二导电插塞分别与所述第四互连层及所述第三互连层电互连。
17.可选的，所述第一互连层的材料包括金属材料。
18.可选的，所述第二互连层的材料包括金属材料。
19.可选的，所述第三互连层的材料包括金属材料。
20.可选的，所述介质层的材料包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
21.可选的，所述器件区的衬底内具有若干相互分立的鳍部结构，以及位于所述鳍部结构表面的栅极结构，所述鳍部结构沿所述第一方向或者所述第二方向延伸。
22.可选的，所述器件区的衬底内还具有的第五互连层和第六互连层，所述第五互连层分别与所述器件区的电路和所述第一互连层电互连，所述第六互连层分别与所述器件区的电路和所述第二互连层电互连。
23.相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括器件区，所述器件区包括若干第一区，以及位于相邻第一区之间的第二区，所述第一区和第二区沿第一方向排布；在所述器件区上形成第一互连结构，所述第一互连结构与所述器件区的电路电互连，所述第一互连结构包括若干沿第二方向延伸的第一互连层和第二互连层，所述第一互连层位于第一区上，所述第二互连层位于所述第二区上，在所述第二方向上，所述第一互连层的长度大于所述第二互连层的长度，所述第一方向与所述第二方向互相垂直；在所述第一互连结构上形成若干第三互连层，并且，所述第三互连层位于所述第二区上，所述第三互连层与所述第二互连层电互连，在所述第二方向上，所述第三互连层的长度大于所述第二互连层的长度。
24.可选的，还包括：形成包围所述第一互连结构与所述第三互连层的介质层。
25.可选的，还包括：在形成所述第三互连层前，在所述第一互连结构上形成第四互连层，所述第四互连层沿所述第一方向延伸，并且横跨全部所述第二互连层，所述第四互连层分别与所述第二互连层及所述第三互连层电互连。
26.可选的，所述器件区的衬底内具有若干相互分立的鳍部结构，以及位于所述鳍部结构表面的栅极结构，所述鳍部结构沿所述第一方向或者所述第二方向延伸。
27.与现有技术相比，本发明的技术方案具有以下有益效果：
28.本发明的技术方案提供的半导体结构中，通过所述第一互连结构与所述第三互连层，减少了第一互连层与第二互连层之间的寄生电容，减小了位于相邻的第一区上的第一互连层之间产生的寄生电容，并且，减小了第三互连层与第一互连层之间的寄生电容。其一，由于所述第一互连层位于第一区上，所述第二互连层位于所述第二区上，并且，所述第
一互连层的长度大于所述第二互连层的长度，因此，在沿所述第一方向上，通过较短的第二互连层，使第二互连层与第一互连层重叠部分较少，从而，减少了相邻的第一互连层与第二互连层之间的寄生电容，减少了rc延迟。同时，由于所述第一互连层位于第一区上，并且相邻第一区之间具有第二区，因此，增加了相邻的第一区上的第一互连层之间的间距，从而，减小了位于相邻的第一区上的第一互连层之间产生的寄生电容，减少了rc延迟。不仅如此，由于与所述第二互连层电互连的所述第三互连层位于所述第二区上，因此，增加了第三互连层与第一互连层之间的间距，从而减小了所述第三互连层与所述第一互连层之间的寄生电容，减少了rc延迟。综上，通过所述第一互连结构和所述第三互连层，减小了半导体结构中电互连层的寄生电容并且减少了rc延迟，提高了半导体结构的性能。
附图说明
29.图1和图2是一种半导体结构的结构示意图；
30.图3至图10是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图。
具体实施方式
31.如背景技术所述，现有的半导体结构的性能仍然较差。现结合具体的实施例进行分析说明。
32.需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
33.图1和图2是一种半导体结构的结构示意图。
34.请参考图1和图2，图1是一种半导体结构的俯视结构示意图，图2是图1中沿b-b1方向的剖面结构示意图，所述半导体结构包括：衬底10，所述衬底10包括器件区a；位于器件区a上的金属互连层20，所述金属互连层20包括若干相互分立的第一金属互连结构21和第二金属互连结构22，每个所述第二金属互连结构22位于2个相邻的第一金属互连结构21之间，所述第一金属互连结构21和所述第二金属互连结构22沿第一方向x排布，并且，所述第一金属互连结构21和所述第二金属互连结构22沿第二方向y延伸；包围所述金属互连层20的介质层30。
35.然而，在上述半导体结构中，一方面，为了增加半导体结构的集成度，第一金属互连结构21和第二金属互连结构22之间的间距较近，另一方面，为了满足半导体结构的设计需求，在第二方向y上，第一金属互连结构21的长度和第二金属互连结构22的长度相同，因此，导致第一金属互连结构21和相邻的第二金属互连结构22之间会产生较大的寄生电容并且增加rc延迟，从而降低半导体结构的性能。
36.为解决上述问题，本发明的技术方案提供一种半导体结构，通过形成长度较短的第二互连结构，并且，形成与第二互连结构电互连的第二互连层，减小第一互连层之间的寄生电容，以及第一互连层和第二互连层之间的寄生电容，减小rc延迟，提高半导体结构的性能。
37.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
38.图3至图10是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图。
39.请参考图3和图4，图3是本发明实施例半导体结构的俯视结构示意图，图4是图3沿d-d1方向的剖面结构示意图，提供衬底100，所述衬底100包括器件区c，所述器件区c包括若干第一区101，以及位于相邻第一区101之间的第二区102，所述第一区101和第二区102沿第一方向x排布。
40.所述衬底100的材料为半导体材料。
41.在本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
42.在本实施例中，所述器件区c的衬底100内具有器件层(未图示)。所述器件层可以包括器件结构，例如，pmos晶体管或者nmos晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。
43.在本实施例中，所述器件区c的衬底100内还具有若干相互分立的鳍部结构(未图示)，以及位于所述鳍部结构表面的栅极结构(未图示)，所述鳍部结构沿所述第一方向x或者所述第二方向y延伸，所述第二方向y与所述第一方向x互相垂直。
44.在本实施例中，在所述器件区c的衬底100上形成第一介质层110。
45.所述第一介质层110用于为后续形成介质层提供材料。
46.在本实施例中，形成所述第一介质层110的工艺包括热氧化工艺、沉积工艺、旋涂工艺或者外延生长工艺。
47.在本实施例中，所述第一介质层110的材料包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
48.在本实施例中，所述器件区c的衬底100内还具有的第五互连层(未图示)和第六互连层(未图示)，所述第五互连层分别与所述器件区c的电路和后续形成的第一互连层电互连，所述第六互连层分别与所述器件区c的电路和后续形成的第二互连层电互连。
49.请参考图5和图6，图5是在图3基础上的结构示意图，图6是在图4基础上的结构示意图，在所述器件区c上形成第一互连结构120，所述第一互连结构120与所述器件区c的电路电互连。所述第一互连结构120包括若干沿第二方向y延伸的第一互连层121和第二互连层122，所述第一互连层121位于第一区101上，所述第二互连层122位于所述第二区102上。
50.在本实施例中，1个所述第一互连层121位于1个所述第一区101上，1个所述第二互连层122位于1个所述第二区102上。
51.在另一实施例中，2个以上所述第一互连层位于1个所述第一区上，1个所述第二互连层位于1个所述第二区上。
52.在又一实施例中，2个以上所述第一互连层位于1个所述第一区上，2个以上所述第二互连层位于1个所述第二区上。
53.在本实施例中，在所述第二方向y上，所述第一互连层121的长度大于所述第二互连层122的长度。
54.具体而言，在本实施例中，在所述第二方向y上，所述第一互连层121具有第一长度h1，所述第二互连层122具有第二长度h2，并且，h1大于h2。
55.在本实施例中，h2的最小值为100纳米。
56.在本实施例中，在沿第一方向x上，相邻的第一互连层121与第二互连层122之间的最小间距m1的最小值为20纳米。
57.在本实施例中，形成所述第一互连结构120的方法包括：在所述第一介质层110表面形成第一图形化层(未图示)，所述第一图形化层暴露出第一区101和第二区102上的第一介质层110表面；以所述第一图形化层为掩膜，刻蚀所述第一介质层110，直至暴露出所述衬底100表面，以在所述第一区101的第一介质层110内形成第一开口(未图示)，在所述第二区102的第一介质层110内形成第二开口(未图示)；在形成所述第一开口和所述第二开口后，去除所述第一图形化层；在去除所述第一图形化层后，在所述第一开口内、所述第二开口内和所述第一介质层110表面形成第一互连结构材料层(未图示)；回刻蚀所述第一互连结构材料层，直至暴露出所述第一介质层110表面，以在所述第一开口内形成第一互连层121，在所述第二开口内形成第二互连层122。
58.在本实施例中，刻蚀所述第一介质层110的工艺包括湿法刻蚀工艺或者干法刻蚀工艺。
59.在本实施例中，形成所述第一互连结构材料层的工艺包括外延生长工艺或者沉积工艺。
60.在本实施例中，回刻蚀所述第一互连结构材料层的工艺包括湿法刻蚀工艺或者干法刻蚀工艺。
61.在本实施例中，所述第一互连结构材料层的材料包括金属材料，例如，铜、铝或钛等金属材料。因此，所述第一互连层121和所述第二互连层122的材料相同，所述第一互连层121的材料包括金属材料，例如，铜、铝或钛等金属材料，并且，所述第二互连层122的材料包括金属材料，例如，铜、铝或钛等金属材料。
62.在另一实施例中，分别形成第一互连层和第二互连层，并且，所述第一互连层的材料和所述第二互连层的材料不同。
63.请参考图7和图8，图7是在图5基础上的结构示意图，图8是在图6基础上的结构示意图，在所述第一互连结构120上形成第四互连层141，所述第四互连层141沿所述第一方向x延伸，并且横跨全部所述第二互连层122，所述第四互连层141分别与所述第二互连层122及后续形成的第三互连层电互连。
64.需要说明的是，为了便于理解，图7中以虚线表示出第一互连层121和第二互连层122的位置。
65.在本实施例中，在形成所述第四互连层141之前，在所述第一介质层110表面以及第一互连结构120表面形成第二介质层131。
66.所述第二介质层131用于为后续形成介质层提供材料。
67.在本实施例中，形成所述第二介质层131的工艺包括热氧化工艺、沉积工艺、旋涂工艺或者外延生长工艺。
68.在本实施例中，所述第二介质层131的材料和所述第一介质层110的材料相同。
69.在其他实施例中，所述第二介质层的材料和所述第一介质层的材料不同。
70.在本实施例中，所述第二介质层131的材料包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
71.在本实施例中，在形成所述第二介质层131后，在形成所述第四互连层141前，在所
述第二介质层131内形成若干第一导电插塞142，并且，每个所述第二互连层122上具有1个以上所述第一导电插塞142。
72.所述第一导电插塞142分别与所述第二互连层122以及所述第四互连层141电互连。
73.在本实施例中，形成所述第一导电插塞142的方法包括：在所述第二介质层131表面形成第二图形化层(未图示)，所述第二图形化层暴露出所述第二互连层122上的第二介质层131表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层131，直至暴露出所述第二互连层122表面，以形成第一导电插塞开口(未图示)；在形成所述第一导电插塞开口后，去除所述第二图形化层；在去除所述第二图形化层后，在所述第一导电插塞开口内形成第一导电插塞142，并且，所述第二介质层131表面暴露出所述第一导电插塞142表面。
74.在本实施例中，所述第一导电插塞142的材料包括金属材料，例如，铜、铝或钛等金属材料。
75.在本实施例中，形成所述第一导电插塞142的工艺包括外延生长工艺或者沉积工艺。
76.在本实施例中，在形成所述第一导电插塞142后，在形成所述第四互连层141之前，在所述第二介质层131表面和所述第一导电插塞142表面形成第三介质层132。
77.所述第三介质层132用于为后续形成介质层提供材料。
78.在本实施例中，形成所述第三介质层132的工艺包括热氧化工艺、沉积工艺、旋涂工艺或者外延生长工艺。
79.在本实施例中，所述第三介质层132的材料和所述第一介质层110的材料相同。
80.在其他实施例中，所述第三介质层的材料和所述第一介质层的材料不同。
81.在本实施例中，所述第三介质层132的材料包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
82.在本实施例中，形成所述第四互连层141的方法包括：在所述第三介质层132表面形成第三图形化层(未图示)，所述第三图形化层暴露出所述第二互连层122以及所述第一导电插塞142上的第三介质层132表面；以所述第三图形化层为掩膜，刻蚀所述第三介质层132，直至暴露出所述第一导电插塞142表面，以形成第四开口(未图示)；在形成所述第四开口后，去除所述第三图形化层；在去除所述第三图形化层后，在所述第四开口内形成所述第四互连层141。
83.在本实施例中，刻蚀所述第三介质层132的工艺包括湿法刻蚀工艺或者干法刻蚀工艺。
84.在本实施例中，形成所述第四互连层141的工艺包括外延生长工艺或者沉积工艺。
85.在本实施例中，所述第四互连层141的材料包括金属材料，例如，铜、铝或钛等金属材料。
86.请参考图9和图10，图9是在图7基础上的结构示意图，图10是在图8基础上的结构示意图，在所述第一互连结构120上形成若干第三互连层151，并且，所述第三互连层151位于所述第二区102上，所述第三互连层151与所述第二互连层122电互连，在所述第二方向y上，所述第三互连层151的长度h3大于所述第二互连层122的长度h2。
87.需要说明的是，为了便于理解，图9中以虚线表示出第一互连层121和第二互连层
122的位置。
88.具体而言，在所述第二方向y上，所述第三互连层151具有第三长度h3，并且，所述第三长度h3大于所述第二长度h2。
89.在本实施例中，所述第三长度h3等于所述第一长度h1。
90.在其他实施例中，所述第三长度在所述第一长度和所述第二长度之间。
91.在本实施例中，在垂直于衬底表面的方向上，所述第一互连结构120的顶面与所述第三互连层151的底面之间的最小距离d1范围为400纳米～500纳米。
92.在本实施例中，所述第二互连层122在衬底100上的投影，在所述第三互连层151在所述衬底100上的投影范围内。
93.在本实施例中，在形成所述第四互连层141之后，在形成所述第三互连层151之前，在所述第三介质层132表面以及第四互连层141表面形成第四介质层161。
94.所述第四互连层141用于为后续形成介质层提供材料。
95.在本实施例中，形成所述第四介质层161的工艺包括热氧化工艺、沉积工艺、旋涂工艺或者外延生长工艺。
96.在本实施例中，所述第四介质层161的材料和所述第一介质层110的材料相同。
97.在其他实施例中，所述第四介质层的材料和所述第一介质层的材料不同。
98.在本实施例中，所述第四介质层161的材料包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
99.在本实施例中，在形成所述第四介质层161后，在形成所述第三互连层151前，在所述第四互连层141上的第四介质层161内形成若干第二导电插塞152。
100.所述第二导电插塞152分别与所述第四互连层141以及所述第三互连层151电互连。
101.在本实施例中，形成所述第二导电插塞152的方法包括：在所述第四介质层161表面形成第四图形化层(未图示)，所述第四图形化层暴露出所述第四互连层141上的第四介质层161表面；以所述第四图形化层为掩膜，刻蚀所述第四介质层161，直至暴露出所述第四互连层141表面，以形成第二导电插塞开口(未图示)；在形成所述第二导电插塞开口后，去除所述第四图形化层；在去除所述第四图形化层后，在所述第二导电插塞开口内形成第二导电插塞152，并且，所述第四互连层141表面暴露出所述第二导电插塞152表面。
102.在本实施例中，所述第二导电插塞152的材料包括金属材料，例如，铜、铝或钛等金属材料。
103.在本实施例中，形成所述第二导电插塞152的工艺包括外延生长工艺或者沉积工艺。
104.在本实施例中，在形成所述第二导电插塞152后，在形成所述第三互连层151之前，在所述第四介质层161表面和所述第二导电插塞152表面形成第五介质层162。
105.所述第一介质层110、第二介质层131、第三介质层132、第四介质层161和第五介质层162构成：包围所述第一互连结构120与所述第三互连层151的介质层。
106.在本实施例中，形成所述第五介质层162的工艺包括热氧化工艺、沉积工艺、旋涂工艺或者外延生长工艺。
107.在本实施例中，所述第五介质层162的材料和所述第一介质层110的材料相同。
108.在其他实施例中，所述第五介质层的材料和所述第一介质层的材料不同。
109.在本实施例中，所述第五介质层162的材料包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
110.在本实施例中，形成所述第三互连层151的方法包括：在所述第五介质层162表面形成第五图形化层(未图示)，所述第五图形化层暴露出所述第二互连层122以及所述第二导电插塞152上的第五介质层162表面；以所述第五图形化层为掩膜，刻蚀所述第五介质层162，直至暴露出所述第二导电插塞152和所述第四介质层161表面，以形成若干第三开口(未图示)；在形成所述第三开口后，去除所述第五图形化层；在去除所述第五图形化层后，在所述第三开口内形成所述第三互连层151。
111.在本实施例中，刻蚀所述第五介质层162的工艺包括湿法刻蚀工艺或者干法刻蚀工艺。
112.在本实施例中，形成所述第三互连层151的工艺包括外延生长工艺或者沉积工艺。
113.在本实施例中，所述第三互连层151的材料包括金属材料，例如，铜、铝或钛等金属材料。
114.相应的，本发明实施例还提供一种上述方法所形成的半导体结构，请继续参考图9和图10，包括：衬底100，所述衬底100包括器件区c，所述器件区c包括若干第一区101，以及位于相邻第一区101之间的第二区102，所述第一区101和第二区102沿第一方向x排布；位于所述器件区c上的第一互连结构120，所述第一互连结构120与所述器件区c的电路电互连，所述第一互连结构120包括若干沿第二方向y延伸的第一互连层121和第二互连层122，所述第一互连层121位于第一区101上，所述第二互连层122位于所述第二区102上，在所述第二方向y上，所述第一互连层121的长度h1大于所述第二互连层122的长度h2，所述第一方向x与所述第二方向y互相垂直；位于所述第一互连结构120上的若干第三互连层151，并且，所述第三互连层151位于所述第二区102上，所述第三互连层151与所述第二互连层122电互连，在所述第二方向y上，所述第三互连层151的长度h3大于所述第二互连层122的长度h2。
115.通过所述第一互连结构120与所述第三互连层151，减少了第一互连层121与第二互连层122之间的寄生电容，减小了位于相邻的第一区101上的第一互连层121之间产生的寄生电容，并且，减小了第三互连层151与第一互连层121之间的寄生电容。
116.其一，由于所述第一互连层121位于第一区101上，所述第二互连层122位于所述第二区102上，并且，所述第一互连层121的长度大于所述第二互连层122的长度，因此，在沿所述第一方向x上，通过较短的第二互连层122，使第二互连层122与第一互连层121重叠部分较少，从而，减少了相邻的第一互连层121与第二互连层122之间的寄生电容，减少了rc延迟。
117.其二，由于所述第一互连层121位于第一区101上，并且相邻第一区101之间具有第二区102，因此，增加了相邻的第一区101上的第一互连层121之间的间距，从而，减小了位于相邻的第一区101上的第一互连层121之间产生的寄生电容，减少了rc延迟。
118.其三，由于与所述第二互连层122电互连的所述第三互连层151位于所述第二区102上，因此，增加了第三互连层151与第一互连层121之间的间距，从而减小了所述第三互连层151与所述第一互连层121之间的寄生电容，减少了rc延迟。
119.综上，通过所述第一互连结构120和所述第三互连层151，减小了半导体结构中电
互连层的寄生电容并且减少了rc延迟，提高了半导体结构的性能。
120.所述衬底100的材料为半导体材料。
121.在本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
122.在本实施例中，所述器件区c的衬底100内具有器件层(未图示)。所述器件层可以包括器件结构，例如，pmos晶体管或者nmos晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。
123.在本实施例中，所述器件区c的衬底100内还具有若干相互分立的鳍部结构(未图示)，以及位于所述鳍部结构表面的栅极结构(未图示)，所述鳍部结构沿所述第一方向x或者所述第二方向y延伸，所述第二方向y与所述第一方向x互相垂直。
124.在本实施例中，所述器件区c的衬底100内还具有的第五互连层(未图示)和第六互连层(未图示)，所述第五互连层分别与所述器件区c的电路和后续形成的第一互连层电互连，所述第六互连层分别与所述器件区c的电路和后续形成的第二互连层电互连。
125.具体而言，在所述第二方向y上，所述第一互连层121具有第一长度h1，所述第二互连层122具有第二长度h2，所述第三互连层151具有第三长度h3，并且，所述第一长度h1大于所述第二长度h2，所述第三长度h3大于所述第二长度h2。
126.在本实施例中，h2的最小值为100纳米。
127.在本实施例中，所述第三长度h3等于所述第一长度h1。
128.在其他实施例中，所述第三长度在所述第一长度和所述第二长度之间。
129.在本实施例中，在沿第一方向x上，相邻的第一互连层121与第二互连层122之间的最小间距m1的最小值为20纳米。
130.在本实施例中，在垂直于衬底表面的方向上，所述第一互连结构120的顶面与所述第三互连层151的底面之间的最小距离d1范围为400纳米～500纳米。
131.所述最小距离d1过小，则第一互连层121和第三互连层151之间的最小间距过小，对减少第一互连层121和第三互连层151之间的寄生电容所起到的作用有限。所述最小距离d1过大，则位于第二互连层122和第三互连层151之间的导电插塞的深宽比较大，减小了形成导电插塞的刻蚀、沉积和外延等工艺的工艺窗口大小，难以形成形貌较好的导电插塞。因此，选择所述最小距离d1的范围，能够在有利于减少寄生电容的同时，在第二互连层122和第三互连层151之间形成形貌较好的导电插塞。
132.在本实施例中，所述第二互连层122在衬底100上的投影，在所述第三互连层151在所述衬底100上的投影范围内。
133.在本实施例中，所述半导体结构还包括：位于所述器件区c的衬底100上的第一介质层110。
134.在本实施例中，所述第一介质层110的材料包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
135.具体而言，在本实施例中，所述第一互连层121位于所述第一区101上的第一介质层110内，所述第二互连层122位于所述第二区102上的第一介质层110内。
136.在本实施例中，1个所述第一互连层121位于1个所述第一区101上，1个所述第二互连层122位于1个所述第二区102上。
137.在另一实施例中，2个以上所述第一互连层位于1个所述第一区上，1个所述第二互连层位于1个所述第二区上。
138.在又一实施例中，2个以上所述第一互连层位于1个所述第一区上，2个以上所述第二互连层位于1个所述第二区上。
139.在本实施例中，所述第一互连层121的材料包括金属材料，例如，铜、铝或钛等金属材料。
140.在本实施例中，所述第二互连层122的材料包括金属材料，例如，铜、铝或钛等金属材料。
141.在本实施例中，所述第三互连层151的材料包括金属材料，例如，铜、铝或钛等金属材料。
142.在本实施例中，所述半导体结构还包括：位于所述第一介质层110表面以及第一互连结构120表面的第二介质层131；位于所述第二介质层131内的若干第一导电插塞142；位于所述第二介质层131表面和所述第一导电插塞142表面的第三介质层132；以及位于第三介质层132内的第四互连层141，所述第四互连层141位于所述第二互连层122和所述第三互连层151之间，所述第四互连层141沿所述第一方向x延伸，并且横跨全部所述第二互连层122，所述第四互连层141分别与所述第二互连层122及所述第三互连层151电互连。
143.由于所述第四互连层141位于所述第二互连层122和所述第三互连层151之间，因此，能够减小第二互连层122和第三互连层151之间用于电互连的导电插塞的深宽比，从而，增加形成所述导电插塞(第一导电插塞142和第二导电插塞152)的沉积、刻蚀或外延等工艺的工艺窗口，形成形貌、质量较好的导电插塞。
144.具体而言，每个所述第一导电插塞142位于所述第四互连层141与一个所述第二互连层122之间，并且，该所述第一导电插塞142分别与所述第四互连层141及所述第二互连层122电互连。从而，实现了所述第四互连层141与所述第二互连层122之间的电互连。
145.在本实施例中，所述第四互连层141的材料包括金属材料，例如，铜、铝或钛等金属材料。
146.在本实施例中，所述第一导电插塞142的材料包括金属材料，例如，铜、铝或钛等金属材料。
147.在本实施例中，所述第二介质层131的材料和所述第一介质层110的材料相同，所述第三介质层132的材料和所述第一介质层110的材料相同。
148.在其他实施例中，所述第二介质层的材料和所述第一介质层的材料不同，所述第三介质层的材料和所述第一介质层的材料不同。
149.在本实施例中，所述第二介质层131的材料包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
150.在本实施例中，所述第三介质层132的材料包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
151.在本实施例中，所述半导体结构还包括：位于所述第三介质层132表面以及第四互连层141表面的第四介质层161；位于所述第四互连层141上的第四介质层161内的若干第二
导电插塞152；位于所述第四介质层161表面和所述第二导电插塞152表面的第五介质层162，并且，所述第三互连层151位于所述第五介质层162内。
152.所述第一介质层110、第二介质层131、第三介质层132、第四介质层161和第五介质层162构成：包围所述第一互连结构120与所述第三互连层151的介质层。
153.具体而言，每个所述第二导电插塞152位于所述第四互连层141与一个所述第三互连层151之间，并且，该所述第二导电插塞152分别与所述第四互连层141及所述第三互连层151电互连。从而，实现了所述第四互连层141与所述第三互连层151之间的电互连。
154.在本实施例中，所述第二导电插塞152的材料包括金属材料，例如，铜、铝或钛等金属材料。
155.在本实施例中，所述第四介质层161的材料和所述第一介质层110的材料相同，所述第五介质层162的材料和所述第一介质层110的材料相同。
156.在其他实施例中，所述第四介质层的材料和所述第一介质层的材料不同，所述第五介质层的材料和所述第一介质层的材料不同。
157.在本实施例中，所述第四介质层161的材料包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
158.在本实施例中，所述第五介质层162的材料包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
159.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。