三维存储器及其制备方法与流程

本发明涉及半导体技术领域，具体涉及一种三维存储器及其制备方法。

背景技术：

在三维存储器制造工艺中，为了保证接触部能顺利连接到每个存储阵列中的栅极，需要形成一个三维(3d)的阶梯结构。随着三维存储器技术的快速发展，衬底上的存储阵列的堆叠层数不断增加，从而阶梯结构上的台阶数量也不断增加，进而导致越靠近衬底的台阶，刻蚀形成连接其的接触部的刻蚀难度越大，随着堆叠层数和堆叠高度的不断增加，单次刻蚀出所有接触部的难度也会越来越大，易导致工艺和物料成本的增加。

技术实现要素：

鉴于此，本申请提供了一种三维存储器及其制备方法，以解决现有技术中随着堆叠层数和堆叠高度的不断增加，单次刻蚀出所有接触部的难度也会越来越大，易导致工艺和物料成本的增加的问题。

第一方面，本申请提供一种三维存储器的制备方法，包括：

在衬底的表面形成绝缘层；

刻蚀所述绝缘层以形成虚拟阶梯结构；

在所述虚拟阶梯结构背离所述绝缘层的表面形成堆叠结构，其中，所述堆叠结构包括核心区和位于所述核心区周缘的台阶区；

刻蚀位于所述台阶区的堆叠结构以形成沿第一方向排列的多个高度相同的阶梯结构，其中，所述第一方向为所述台阶区指向所述核心区的方向；以及

在每一所述阶梯结构的每一级台阶的一侧形成导电插塞，其中，每一所述阶梯结构的每一级台阶均包括栅极层，每一所述导电插塞均与对应的所述台阶的栅极层电连接。

一种可能的实施方式中，在所述刻蚀所述堆叠结构以形成沿第一方向排列的多个高度相同的阶梯结构之后，以及，在所述在每一所述阶梯结构的每一级台阶的一侧形成导电插塞之前，所述方法包括；

刻蚀每一所述阶梯结构以在每一所述阶梯结构形成沿第二方向排列的多个高度不同的分区阶梯结构，其中，所述第二方向平行于所述衬底、且垂直于所述第一方向。

一种可能的实施方式中，所述在所述虚拟阶梯结构背离所述绝缘层的表面形成堆叠结构包括：

在所述虚拟阶梯结构背离所述绝缘层的表面形成与所述虚拟阶梯结构形状相同的初始堆叠结构，其中，位于所述台阶区的所述堆叠结构的顶面高于位于所述核心区的所述堆叠结构的顶面；以及

对所述初始堆叠结构进行平坦化处理以形成所述堆叠结构，其中，位于所述台阶区的初始堆叠结构的顶面与位于所述核心区的初始堆叠结构的顶面共面。

一种可能的实施方式中，所述虚拟阶梯结构的高度沿远离所述核心区的中心的方向逐渐增加。

一种可能的实施方式中，每一所述阶梯结构的每一级台阶还包括介质层，所述介质层与所述栅极层层叠设置且所述介质层相对所述栅极层远离或靠近所述衬底。

第二方面，本申请还提供一种三维存储器，包括：

衬底；

形成于衬底的绝缘层，所述绝缘层具有虚拟阶梯结构；

形成于所述虚拟阶梯结构背离所述绝缘层的表面的堆叠结构，其中，所述堆叠结构包括核心区和位于核心区周缘的台阶区；

形成于堆叠结构的所述台阶区的沿第一方向排列的多个高度相同的阶梯结构，所述第一方向为台阶区指向核心区的方向；以及

形成于每一阶梯结构的每一级台阶的一侧的导电插塞，其中，每一所述阶梯结构的每一级台阶均包括栅极层，每一所述导电插塞均与对应的所述台阶的栅极层电连接。

一种可能的实施方式中，每一所述阶梯结构均包括沿第二方向排列的多个高度不同的分区阶梯结构，所述第二方向平行于所述衬底，且垂直于所述第一方向。

一种可能的实施方式中，每一所述阶梯结构内的多个所述分区阶梯结构的高度沿第二方向依次增大。

一种可能的实施方式中，每一所述阶梯结构的每一级台阶均包括至少一对由介质层和栅极层组成的薄膜层对。

一种可能的实施方式中，多个所述阶梯结构的宽度均相同，所述阶梯结构的宽度为所述阶梯结构沿所述第一方向的尺寸。

本申请的技术方案通过刻蚀绝缘层而形成虚拟阶梯结构，并在虚拟阶梯结构形成堆叠结构，接着刻蚀堆叠结构形成沿第一方向排列的多个高度相同的阶梯结构，能够使得位于台阶区的栅极层的接触深度相差很小，便于在每一级台阶形成导电插塞时，使多个导电插塞之间的深度差异较为均衡，从而无需通过多次刻蚀步骤，仅通过单次刻蚀步骤而刻蚀出所有台阶的导电插塞，更有利于如128层以上的高层的堆叠，有利于减少工艺和物料成本。

附图说明

为了更清楚地说明本发明的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以如这些附图获得其他的附图。

图1为本申请实施例提供的一种三维存储器的制备方法的流程示意图；

图2为本申请实施例提供的三维存储器的衬底的结构示意图；

图3为本申请实施例提供的三维存储器的绝缘层的结构示意图；

图4为本申请实施例提供的三维存储器的虚拟阶梯结构的结构示意图；

图5为本申请实施例提供的三维存储器的堆叠结构的制备方法的流程示意图；

图6为本申请实施例提供的三维存储器的初始堆叠结构的一种结构示意图；

图7为本申请实施例提供的三维存储器的堆叠结构的结构示意图；

图8为本申请实施例提供的三维存储器的阶梯结构的结构示意图；

图9为本申请实施例提供的三维存储器的分区阶梯结构的结构示意图；

图10为本申请实施例提供的三维存储器的阶梯结构覆盖填充材料层的结构示意图；

图11为本申请实施例提供的三维存储器的分区阶梯结构覆盖填充材料层的结构示意图；

图12为本申请实施例提供的三维存储器的一种结构示意图。

具体实施方式

下面将参照附图更详细地描述本发明的具体实施方式。虽然附图中显示了本发明的示例性实施方式，但应当理解的是，还可以采用不同于在此描述的其他方式来实施本发明，因此，本发明不受下面这些实施方式的限制。

在如3dnand闪存的三维存储器中，存储阵列可包括核心区(core)和台阶区(staircasestructure，ss)。台阶区用来供存储阵列的各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。

在三维存储器的制作过程中，在台阶区的各级台阶结构上刻蚀形成接触孔，然后填充接触孔，从而引出栅极层的电信号。在实际生产过程中，由于三维存储器的台阶层数不断增多，每一台阶所形成的接触孔的深度差也不断增大，在接触孔刻蚀步骤中，由于深度差较大，在最深处(位于最下层且靠近衬底的台阶)接触孔刚好刻蚀到位时，最浅处(位于最上层且远离衬底的台阶)接触孔会发生刻蚀穿通(punchthrough)引发短路。为了避免最浅处接触孔被过刻蚀(overetch)，通常分段刻蚀不同区域栅极层所对应的接触孔，这种方法需进行多道光刻、刻蚀步骤，成本与时间成本较高，严重影响了量产速率，且存储单元堆叠的层数越多，需进行的光刻、刻蚀工艺越多，物料成本也就越大。

鉴于此，本申请提供一种三维存储器的制备方法，图1为本申请实施例提供的一种三维存储器的制备方法的流程示意图。如图1所示，三维存储器的制备方法至少可以包括s100、s200、s300、s400和s500，详细描述如下。

s100：在衬底的表面形成绝缘层。

s200：刻蚀绝缘层以形成虚拟阶梯结构。

s300：在虚拟阶梯结构背离绝缘层的表面形成堆叠结构，其中，堆叠结构包括核心区和位于核心区周缘的台阶区。

s400：刻蚀位于台阶区的堆叠结构以形成沿第一方向排列的多个高度相同的阶梯结构，其中，第一方向为台阶区指向核心区的方向。

s500：在每一阶梯结构的每一级台阶的一侧形成导电插塞，其中，每一阶梯结构的每一级台阶均包括栅极层，每一导电插塞均与对应的台阶的栅极层电连接。

以下将对各个步骤分别进行进一步的描述。

以下将结合图2和图3来描述上述的步骤s100，其中，图2为本申请实施例提供的三维存储器的衬底的结构示意图，图3为本申请实施例提供的三维存储器的绝缘层的结构示意图。

s100：在衬底10的表面形成绝缘层20。

首先，提供衬底10。本申请的实施例中，衬底10为半导体衬底。举例而言，衬底10可以为单晶硅(si)衬底、单晶锗(ge)衬底、绝缘体上硅(silicononinsulator，soi)衬底或绝缘体上锗(germaniumoninsulator，goi)衬底等。衬底10还可以为p型掺杂衬底或n型掺杂衬底。可以根据实际需求选择合适的材料作为衬底10，本申请对此不做具体限制。当然，其他实施例中，衬底10的材料还可以为包括其他元素的半导体或化合物。举例而言，衬底10可以为砷化镓(galliumarsenide，gaas)衬底、磷化铟(indiumphosphide，inp)衬底10或碳化硅(sic)衬底等。

接着，在衬底10的表面形成绝缘层20。可以理解的是，绝缘层20由绝缘材料构成。举例而言，绝缘层20可以是氧化硅(sio2)。

以下将结合图4来描述以上的步骤s200，图4为本申请实施例提供的三维存储器的虚拟阶梯结构的结构示意图。

s200：刻蚀绝缘层20以形成虚拟阶梯结构21。

可以理解的是，虚拟阶梯结构21包括多级台阶，多级台阶具有不同的高度。即，每级台阶的顶面均位于不同的高度，台阶的顶面的高度越高，台阶的级数越大。如图4所示，本申请的实施例中，虚拟阶梯结构21的多级台阶的高度从右往左逐级增大。

需说明的是，图4中的虚拟阶梯结构21的台阶数仅为示意而画出，实际数量并不以此为限，其可以具有更多数量的台阶。

以下将结合图5、图6和图7来描述上述步骤s300，其中，图5为本申请实施例提供的三维存储器的堆叠结构的制备方法的流程示意图，图6为本申请实施例提供的三维存储器的初始堆叠结构的一种结构示意图，图7为本申请实施例提供的三维存储器的堆叠结构的结构示意图。

s300：在虚拟阶梯结构21背离绝缘层20的表面形成堆叠结构301，其中，堆叠结构包括核心区和位于核心区周缘的台阶区。

可以理解的是，在虚拟阶梯结构21背离绝缘层20的表面形成堆叠结构301可以至少包括步骤s310和s320。

s310：在虚拟阶梯结构21背离绝缘层20的表面形成与虚拟阶梯结构21形状相同的初始堆叠结构30，其中，位于台阶区的初始堆叠结构30的顶面高于位于核心区的初始堆叠结构30的顶面。

如图6所示，本申请的实施例中，初始堆叠结构30包括沿垂直于衬底10的方向交替层叠设置的介质层31和栅极层32，通过介质层31和栅极层32的连续交替层叠，形成具有多层层结构的初始堆叠结构30。初始堆叠结构30可以分为核心区和台阶区。核心区为包括存储单元的区域，台阶区为包括字线连接电路的区域。

具体地，介质层31的材料可以为氧化硅、氧化铝、氧化铪或氧化钽等绝缘介质材料，栅极层32的材料可以为金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合，可根据实际情况进行选择，本申请对此不做具体限制。一种可能的实施方式中，介质层31的材料为氧化硅，栅极层32的材料为金属钨。

需说明的是，栅极层32可以通过完成三维存储器的沟道结构后，通过阵列共源极沟槽去除栅极牺牲层而形成，栅极牺牲层为形成栅极层32之前填充在栅极层32的空间内的如氮化硅的材料制成。具体地，由于介质层31和栅极牺牲层具有不同的刻蚀选择性，栅极牺牲层将在后续的工艺过程中被移除以形成字线开口，并会在字线开口即栅极牺牲层的空间中填充高导电材料以形成栅极层32。

进一步地，初始堆叠结构30的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，举例而言，初始堆叠结构30堆叠的层数可以为32层、64层、128层、256层等，初始堆叠结构30的层数越多，集成度越高。而堆叠结构301中介质层31和栅极层32的层数由垂直方向所需形成的存储单元的个数来确定，可以根据实际存储需求来设计。

一种可能的实施方式中，如图6所示，图6中核心区位于台阶区的右侧，虚拟阶梯结构21的高度可以沿远离核心区的中心的方向(从右到左)逐渐增加，即位于核心区的虚拟阶梯结构21的高度相对较低，位于台阶区的虚拟阶梯结构21的高度相对较高。形成虚拟阶梯结构21的方法可以是削减刻蚀(trim/etch)，从而在沿靠近核心区的中心的方向进行削减刻蚀时，能够形成沿远离核心区的中心的方向高度逐渐增加的虚拟阶梯结构21。当然，其他实施方式中，如果核心区在左侧，虚拟阶梯结构21的高度也可以沿远离核心区的中心的方向(从左到右)逐渐增加，本申请对此不做具体限制。

需说明的是，如图6等本申请的附图中，台阶区和核心区的大小仅为方便示意而做出，实际大小并不以此为限制，本申请的实施例中仅以对台阶区所作出的改进为例而进行详细说明。

由于初始堆叠结构30形成于虚拟阶梯结构21背离衬底10的表面，因此，初始堆叠结构30中的每一层介质层31和每一层栅极层32的形状均与虚拟阶梯结构21的形状相同，均呈阶梯形状，且每一层栅极层32和每一层介质层31的高度沿远离核心区的中心的方向逐渐增大，从而形成了与虚拟阶梯结构21形状相同的初始堆叠结构30。由此，位于台阶区的初始堆叠结构301的顶面高于位于核心区的初始堆叠结构301的顶面，其中，顶面为初始堆叠结构301背离衬底10的表面。

s320：对初始堆叠结构301进行平坦化处理以形成堆叠结构30，其中，位于台阶区的堆叠结构301的顶面与位于核心区的堆叠结构301的顶面共面。

由于前述步骤中对绝缘层20进行刻蚀处理而使绝缘层20形成了高度沿远离核心区的中心的方向逐渐增大的虚拟阶梯结构21，而初始堆叠结构30又覆盖核心区和台阶区，从而使得位于台阶区的初始堆叠结构30的部分高于位于核心区的初始堆叠结构30的部分。由此，如图7所示，对初始堆叠结构30进行平坦化处理，使最终形成的位于台阶区的堆叠结构301的部分与位于核心区的堆叠结构301的部分的高度持平，便于使位于台阶区的堆叠结构301的介质层31和栅极层32露出，能够使得后续形成与栅极层32连接的导电插塞(图未示)时，任意台阶处的导电插塞的高度差异不至于过大，有利于刻蚀工艺的进行，进而能够提高三维存储器的生产效率和良率。一种可能的实施方式中，平坦化处理可以为化学机械研磨(chemicalmechanicalpolish，cmp)处理，从而使得位于台阶区的堆叠结构301的顶面与位于核心区的堆叠结构301的顶面共面，台阶区的堆叠结构301的顶面和核心区的堆叠结构301的顶面为其各自部分背离绝缘层20的表面。

以下将结合图8和图9来描述上述步骤s400，其中，图8为本申请实施例提供的三维存储器的阶梯结构的结构示意图，图9为本申请实施例提供的三维存储器的分区阶梯结构的结构示意图。

s400：刻蚀位于台阶区的堆叠结构301以形成沿第一方向排列的多个高度相同的阶梯结构33，其中，第一方向为台阶区指向核心区的方向。

一种可能的实施方式中，多个阶梯结构33均包括相同数量和相同高度的台阶，由此，可形成高度相同的多个阶梯结构33。如图8所示，每一阶梯结构33的多个台阶的外径大小由绝缘层20向背离绝缘层20的方向逐渐减小，从而形成类金字塔的阶梯结构33。即每一阶梯结构33的左侧的多级台阶的高度沿第一方向依次增大，而每一阶梯结构33右侧的多级台阶的高度沿第二方向依次减小。

本申请的实施例中，多个阶梯结构33的宽度可以相同或不同，阶梯结构33的宽度为阶梯结构33沿第一方向的尺寸。一种可能的实施方式中，多个阶梯结构33的宽度均相同。

进一步地，每一阶梯结构33的每一级台阶均包括至少一对由介质层31和栅极层32组成的薄膜层对，且形成每一级台阶的薄膜层对的数量均相同，薄膜层对是指形成“栅极层32-介质层31”的层叠组合。即，每一级台阶均由至少一对薄膜层对形成，且每一级台阶的薄膜层对的数量均相同。举例而言，如图8所示，每一台阶可由一对薄膜层对形成，即沿垂直且远离衬底10的方向每一级台阶可形成“栅极层32-介质层31”的薄膜层对。当然，其他实施例中，薄膜层对的数量还可以为两对、三对等，薄膜层对的数量越多，越有利于减小阶梯结构33的台阶的面积，提高三维存储器的良率。一种可能的实施方式中，如图8所示，每一薄膜层对的栅极层32相较于介质层31更靠近衬底10。进一步地，若每一级台阶形成两对或两对以上的“栅极层32-介质层31”的薄膜层对，每一薄膜层对中的栅极层32均相较于介质层31更靠近衬底10。当然，其他实施联合总，每一薄膜层对的介质层31也可以相较于栅极层32更靠近衬底10。

如图9所示，本申请的实施例中，在刻蚀位于台阶区的堆叠结构301以形成沿第一方向排列的多个高度相同的阶梯结构33之后，刻蚀每一阶梯结构33以在每一阶梯结构33形成沿第二方向排列的多个高度不同的分区阶梯结构34，其中，第二方向平行于衬底10，且垂直于第一方向。

可以理解的是，传统的台阶区为单向阶梯结构。但是，随着三维存储器中堆叠层的层数不断增加，单向阶梯结构会导致台阶区面积的增加以及制造成本的急剧升高。由此，可在台阶区形成分区阶梯结构34(staircasedividescheme，sds)。分区阶梯结构34是在台阶区形成复合阶梯结构，举例而言，以第一方向(台阶区指向核心区的方向)为x方向，第二方向(与衬底10表面平行且与x方向垂直的方向)为y方向，垂直于衬底10且与x方向和y方向均垂直的方向为z方向，分区阶梯结构34就通过在台阶区沿y方向形成多个分区，从而减少台阶区的面积。

通过在每一阶梯结构33形成沿y方向依次排布的多个分区阶梯结构34，并使得多个分区阶梯结构34的高度沿y方向递变，从而可以引出堆叠结构301中具有不同深度的栅极层32。一方面，提高了阶梯结构33的利用率；另一方面，当形成具有相同数量的总的台阶级数时，可以减少掩模版的数量以及刻蚀的次数，从而简化三维存储器的制造工艺、降低三维存储器的制造成本。

一种可能的实施方式中，每一阶梯结构33内的多个分区阶梯结构34的高度沿y方向依次增加，从而形成z方向上高度不同的分区阶梯结构34。举例而言，如图8所示，虚线框圈出的阶梯结构33的数量为三个，每一阶梯结构33的分区阶梯结构34的数量为两个，从而可以形成六个分区阶梯结构34，六个分区阶梯结构34在第二方向(y方向)上被分为高度不相同的两组，每组均具有三个分区结构，且每组的三个分区结构沿第一方向(x方向)的高度均相同。

请一并参阅图10和图11，图10为本申请实施例提供的三维存储器的阶梯结构覆盖填充材料层的结构示意图，图11为本申请实施例提供的三维存储器的分区阶梯结构覆盖填充材料层的结构示意图。

一种可能的实施方式中，如图10所示，在刻蚀位于台阶区的堆叠结构301以形成沿第一方向排列的多个高度相同的阶梯结构33之后，在各阶梯结构33之上以及各阶梯结构33之间填充填充材料层40。

填充材料层40的设置可以电性隔离相邻的两个阶梯结构33，并为三维存储器的器件结构提供平坦的顶面。而由于填充材料层40可以起到绝缘作用，因此，填充材料层40的材料可以为如硅氧化物材料的绝缘材料。一种可能的实施方式中，填充材料层40可以为正硅酸乙酯teos。

进一步地，填充材料层40的下表面与相邻的阶梯结构334之间的堆叠结构301的上表面相接触；填充材料层40的上表面(顶面)位于阶梯结构33以上或者跟阶梯结构33的上表面(顶面)共面。即，填充材料层40为三维存储器的器件结构提供了平坦的顶面。一种可能的实施方式中，填充材料层40的上表面与阶梯结构33的上表面共面，以保证三维存储器整体具有平坦的顶面，便于后续的加工，且能够有效提高三维存储器的良率。需说明的是，填充材料层40和阶梯结构33的上表面即为其各自背离衬底10的表面。

另一种可能的实施方式中，如图11所示，在刻蚀每一阶梯结构33以在每一阶梯结构33形成沿第二方向排列的多个高度不同的分区阶梯结构34之后，在各分区阶梯结构34之上以及各分区阶梯结构34之间填充填充材料层40。

填充材料层40的设置可以电性隔离相邻的两个分区阶梯结构34，并为三维存储器的器件结构提供平坦的顶面。而由于填充材料层40的作用为绝缘作用，因此，填充材料层40的材料可以为如硅氧化物材料的绝缘材料。一种可能的实施方式中，填充材料层40可以为正硅酸乙酯teos。

进一步地，填充材料层40的下表面与相邻的分区阶梯结构34之间的堆叠结构301的上表面相接触；填充材料层40的上表面(顶面)位于分区阶梯结构34以上或者跟分区阶梯结构34的上表面(顶面)共面。即填充材料层40为三维存储器的器件结构提供了平坦的顶面。一种可能的实施方式中，填充材料层40的上表面与分区阶梯结构34的上表面共面，以保证三维存储器整体具有平坦的顶面，便于后续的加工，且能够有效提高三维存储器的良率。需说明的是，填充材料层40和分区阶梯结构34的上表面即为其各自背离衬底10的表面。

以下将结合图12描述上述的步骤s500，其中，图12为本申请实施例提供的三维存储器的一种结构示意图。

s500：在每一阶梯结构33的每一级台阶的一侧形成导电插塞50，其中，每一导电插塞50均与对应的台阶的栅极层32电连接。

可以理解的是，通过刻蚀填充材料层40以形成贯穿填充材料层40并与对应的台阶连接的接触孔(图未标)，在接触孔中填充导电材料形成导电插塞50，导电插塞50的一端与栅极层32电连接，另一端与后端互联线(图未示)电连接。换言之，导电插塞50会从填充材料层40的上表面沿垂直于衬底10的方向垂直穿过填充材料层40，以与每一阶梯结构33的每一级台阶的栅极层32电连接。

如图12所示，位于第一方向的各阶梯结构33中，由于每一阶梯结构33的位于右侧的单侧台阶实际为虚拟台阶，其并不能形成导电插塞50，因此，只有位于左侧的单侧台阶会形成导电插塞50。需说明的是，本申请的实施例中是以位于右侧的单侧台阶为虚拟台阶作为举例说明，但在其他实施例中，也可以是位于左侧的单侧台阶为虚拟台阶，仅需满足位于第一方向的各阶梯结构33每级台阶中，仅有一侧会形成导电插塞50即可，本申请对此不做具体限制。

进一步地，每一导电插塞50均穿过每一级台阶中位于上层的介质层31，与位于下层的栅极层32连接，以便形成控制信息传输的通路。

需说明的是，由于每一阶梯结构33均沿y方向形成了多个高度不同的分区阶梯结构34，因此，每一分区阶梯结构34的每一级台阶的一侧均会形成导电插塞50。又因各分区阶梯结构34沿y方向的高度各不相同，从而位于同一阶梯结构33的不同分区阶梯结构34的导电插塞50的深度也各不相同。

通过刻蚀绝缘层20而形成虚拟阶梯结构21，并在虚拟阶梯结构21形成堆叠结构301，接着刻蚀堆叠结构301形成沿第一方向排列的多个高度相同的阶梯结构33，能够使得位于台阶区的栅极层32的接触深度相差很小，便于在每一级台阶形成导电插塞50时，使多个导电插塞50之间的深度差异较为均衡，从而无需通过多次刻蚀步骤，仅通过单次刻蚀步骤而刻蚀出所有台阶的导电插塞50，更有利于如128层以上的高层的堆叠，能够减少工艺制程和物料成本。

请一并参阅图9和图12，图9为本申请实施例提供的三维存储器的分区阶梯结构的结构示意图；图12为本申请实施例提供的三维存储器的一种结构示意图。

本申请还提供一种三维存储器，三维存储器包括：衬底10；形成于衬底10的绝缘层20，绝缘层20具有虚拟阶梯结构21；形成于虚拟阶梯结构21背离绝缘层20的表面的堆叠结构301，其中，堆叠结构301包括核心区和位于核心区周缘的台阶区；形成于堆叠结构301的台阶区的沿第一方向排列的多个高度相同的阶梯结构33，第一方向(x方向)为台阶区指向核心区的方向；形成于每一阶梯结构33的每一级台阶的一侧的导电插塞50，其中，每一阶梯结构33的每一级台阶均包括栅极层32，每一导电插塞50均与对应的台阶的栅极层32电连接。

进一步地，每一阶梯结构33均包括沿第二方向(y方向)排列的多个高度不同的分区阶梯结构34，第二方向平行于衬底10，且垂直于第一方向。

可以理解的是，本申请提供的三维存储器可以通过前述三维存储器的制备方法制备得到，其详细结构及特征已经在前描述，大部分内容不再赘述。

以上是本发明的示例性实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对其做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。