垂直存储器装置的制作方法

垂直存储器装置
[0001]
于2019年8月7日在韩国知识产权局提交的名称为“垂直存储器装置和制造垂直存储器装置的方法”的第10-2019-0095919号韩国专利申请通过引用全部包含于此。
技术领域
[0002]
实施例涉及垂直存储器装置和制造垂直存储器装置的方法。


背景技术：

[0003]
在制造vnand闪存装置的方法中，可以在包括芯片区和划线(s/l)区的基底上交替地且重复地堆叠绝缘层和牺牲层以形成模制层，并且可以执行蚀刻工艺以使模制层图案化为阶梯形状。随着蚀刻工艺被执行，可以去除模制层的形成在s/l区上的部分，并且可以形成绝缘中间层以填充模制层的去除部分。可以增加模制层的层级的数量，并且还可以与其对应地增加绝缘中间层的厚度。


技术实现要素：

[0004]
根据示例实施例，提供了一种垂直存储器装置。所述垂直存储器装置可以包括：基底，包括单元区、形成在单元区的两侧中的每侧上的贯穿通孔区以及围绕单元区和贯穿通孔区的模制件区；栅电极结构，包括栅电极，栅电极沿着与基底的上表面基本垂直的第一方向堆叠为彼此间隔开，每个栅电极在与基底的上表面基本平行的第二方向上延伸；沟道，在基底的单元区上沿第一方向延伸，并且延伸穿过栅电极结构的至少一部分；以及第一模制件，包括在基底的模制件区上沿着第一方向交替地且重复地堆叠的第一层和第二层，第一层和第二层包括彼此不同的绝缘材料。第一模制件的每个第一层可以与栅电极结构的栅电极中的对应的栅电极形成在相同的高度处且接触。
[0005]
根据示例实施例，提供了一种垂直存储器装置。所述垂直存储器装置可以包括：栅电极结构，包括沿着与基底的上表面基本垂直的第一方向在基底上堆叠为彼此间隔开的栅电极，每个栅电极在与基底的上表面基本平行的第二方向上延伸，栅电极结构在与基底的上表面基本平行且与第二方向相交的第三方向上彼此间隔开；沟道，在基底上沿第一方向延伸，并且延伸穿过栅电极结构的至少一部分；以及第一模制件，包括在基底上沿着第一方向交替地且重复地堆叠的第一层和第二层，并且与形成在第三方向上的两端处的栅电极结构中的至少一个接触。每个栅电极结构可以具有阶梯形状，每个栅电极作为每个阶梯台阶层，并且第一模制件的与栅电极结构相对的部分可以具有阶梯形状，一个第一层和一个第二层顺序地堆叠在一起作为每个阶梯台阶层。包括在第一模制件的每个阶梯台阶层中的第一层和栅电极结构的阶梯台阶层中的与其对应的阶梯台阶层可以形成在彼此相同的高度处。
[0006]
根据示例实施例，提供了一种垂直存储器装置。所述垂直存储器装置可以包括：电路图案，位于基底上；基体图案，位于电路图案上；栅电极结构，包括沿着与基底的上表面基本垂直的第一方向在基体图案上堆叠为彼此间隔开的栅电极，每个栅电极在与基底的上表
面基本平行的第二方向上延伸，栅电极结构在与基底的上表面基本平行且与第二方向相交的第三方向上彼此间隔开；沟道，在基体图案上沿第一方向延伸，并且延伸穿过栅电极结构的至少一部分；电荷存储结构，位于每个沟道的外侧壁上；共源极图案(csp)，形成在在第三方向上彼此相邻的栅电极结构之间，每个csp在第二方向上延伸；第一模制件，包括在基体图案上沿着第一方向交替地且重复地堆叠的第一层和第二层，并且与形成在第三方向上的两端处的栅电极结构中的至少一个的侧壁接触；第二模制件，形成在栅电极结构之中的形成在第三方向上的中心部分上的相邻的栅电极结构之间，在第二方向上延伸，并且包括沿着第一方向交替地且重复地堆叠的第一图案和第二图案，第一图案和第二图案分别与第一层和第二层包括基本相同的材料；以及贯穿通孔，在栅电极结构与第一模制件之间沿第一方向延伸，并且电连接到电路图案。
[0007]
根据示例实施例，提供了一种制造垂直存储器装置的方法。所述方法可以包括：沿着第一方向交替地且重复地堆叠绝缘层和牺牲层以在基底上形成模制层，基底包括单元区、形成在单元区的两侧中的每侧上的贯穿通孔区、围绕单元区和贯穿通孔区的模制件区以及围绕模制件区的划线(s/l)区，第一方向与基底的上表面基本垂直；去除模制层的形成在贯穿通孔区以及单元区和模制件区的与贯穿通孔区相邻的部分上的部分以形成第一模制件和第二模制件，第一模制件形成在模制件区和s/l区上，第二模制件形成在单元区上；形成延伸穿过第二模制件的沟道；形成延伸穿过第二模制件的开口；以及通过开口用栅电极替代包括在第二模制件中的每个牺牲层。
[0008]
根据示例实施例，提供了一种制造垂直存储器装置的方法。所述方法可以包括：沿着第一方向交替地且重复地堆叠绝缘层和牺牲层，以沿着第一方向在基底上形成模制层，第一方向与基底的上表面基本垂直；形成延伸穿过模制层的第一开口以部分地去除模制层，模制层的围绕第一开口的部分具有阶梯形状；形成延伸穿过模制层的沟道；形成延伸穿过模制层的第二开口；以及通过第二开口用栅电极分别替代包括在模制层中的牺牲层。当用栅电极替代牺牲层时，可以不替代包括在模制层的边缘部分中的牺牲层。
[0009]
根据示例实施例，提供了一种制造垂直存储器装置的方法。所述方法可以包括：沿着第一方向交替地且重复地堆叠绝缘层和牺牲层，以沿着第一方向在基底上形成模制层，第一方向与基底的上表面基本垂直；部分地去除模制层以沿着与基底的上表面基本平行的第二方向形成多个第一开口，每个第一开口延伸穿过模制层并且在与基底的上表面基本平行且与第二方向相交的第三方向上延伸，模制层的围绕每个第一开口的部分具有阶梯形状；形成延伸穿过模制层的在第一开口之间的部分且在第一方向上延伸的沟道；形成延伸穿过模制层的所述部分且在第二方向上延伸的多个第二开口；形成沿着第三方向彼此间隔开的多个模制件；以及通过第二开口用栅电极分别替代包括在所述多个模制件中的牺牲层。
附图说明
[0010]
通过参照附图详细地描述示例性实施例，特征对本领域技术人员而言将变得明显，在附图中：
[0011]
图1至图5示出了根据示例实施例的垂直存储器装置的平面图和透视图。
[0012]
图6至图25示出了根据示例实施例的制造垂直存储器装置的方法中的阶段的平面
图和剖视图。
[0013]
图26、图27a和图27b示出了根据示例实施例的垂直存储器装置的平面图和透视图。
[0014]
图28至图33示出了根据示例实施例的垂直存储器装置的平面图和透视图。
[0015]
图34和图35示出了根据示例实施例的垂直存储器装置的剖视图。
具体实施方式
[0016]
在下文中将参照附图更充分地描述根据示例实施例的垂直存储器装置和制造垂直存储器装置的方法。
[0017]
在下文中，与基底的上表面基本垂直的竖直方向被定义为第一方向，与基底的上表面基本平行的水平方向之中的彼此相交的两个方向被分别定义为第二方向和第三方向。在示例实施例中，第二方向和第三方向可以彼此正交。
[0018]
图1至图5是示出根据示例实施例的垂直存储器装置的平面图和透视图。具体地，图1、图2和图4是平面图，图3和图5是透视图。
[0019]
图2和图4分别是图1的区域x和区域y的平面图，图3和图5分别是图1的区域x和区域y的透视图。在包括图3和图5的所有透视图中，未示出诸如绝缘中间层、盖图案、csp等的组件，以避免附图的复杂性。
[0020]
参照图1，基底100可以包括第一区域i和围绕第一区域i的第二区域ii。基底100的多个第一区域i可以沿着第二方向和第三方向中的每个形成，基底100的第二区域ii可以形成为围绕每个第一区域i。例如，如图1中所示，多个第一区域i可以布置为以矩阵图案在第二方向和第三方向中的每个上彼此间隔开。
[0021]
基底100可以包括例如硅、锗、硅-锗或iii-v族化合物(诸如，gap、gaas、gasb等)。在一些实施例中，基底100可以是例如绝缘体上硅(soi)基底或绝缘体上锗(goi)基底。
[0022]
基底100的第一区域i可以是其中形成有半导体芯片的芯片区，基底100的第二区域ii可以是围绕芯片区的划线(s/l)区。在示例实施例中，用于将光刻工艺中使用的曝光掩模对齐到正确位置的对齐键、用于检测垂直存储器装置的漏电流的测试元件组(teg)等可以形成在基底100的第二区域ii上。
[0023]
在示例实施例中，垂直存储器装置可以具有外围上单元(cell over peri，cop)结构。也就是说，用于驱动形成在包括在基底100的第一区域i中的单元区中的存储器单元的电路图案可以不形成在存储器单元周围，而是可以形成在存储器单元下面。因此，电路图案区(即，形成有电路图案处)和单元区可以竖直地堆叠在基底100上，并且电路图案可以被称为下电路图案。然而，实施例不限于此，并且即使当垂直存储器装置具有cop结构时，外围电路区(即，形成有电路图案的一部分处)也可以进一步形成在单元区周围。
[0024]
参照图2和图4，基底100的第一区域i可以包括第三区域至第五区域iii、iv和v。注意的是，图2示出了图1的区域x(即，由第二区域ii的一部分围绕的单个第一区域i)的详细的和放大的平面图，而图4示出了图1的区域y(即，被第二区域ii的一部分分开的两个相邻第一区域i的部分)的详细的和放大的平面图。
[0025]
参照图2和图4，基底100的第三区域iii可以是形成有存储器单元的单元区。在示例实施例中，多个第三区域iii可以在基底100上沿着第二方向和第三方向中的每个形成。
例如，如图2中所示，两个第三区域iii可以形成在一个第一区域i中，以沿着第二方向彼此相邻。
[0026]
在下文中，在示出图1的区域x的平面图中，形成在左侧处的第三区域iii可以被称为第一单元区，形成在右侧处的第三区域iii可以被称为第二单元区。此外，在示出图1的区域y的平面图中，形成在左侧处的第三区域iii可以被称为第二单元区，形成在右侧处的第三区域iii可以被称为第三单元区。
[0027]
基底100的第四区域iv可以是形成有连接到下电路图案的贯穿通孔的贯穿通孔区域，并且可以形成在第三区域iii的在第二方向上的两侧上。在示例实施例中，基底100的多个第四区域iv可以沿着第二方向形成，并且基底100的每个第四区域iv可以在第三方向上延伸。
[0028]
基底100的第五区域v可以是在围绕第三区域iii和第四区域iv的同时被第二区域ii围绕的区域。模制件可以在在基底100的第五区域v中将模制层图案化之后保留，因此第五区域v可以被称为模制件区。基底100的第五区域v可以在平面图中具有与四边形环相似的形状。在示例实施例中，基底100的第五区域v可以围绕第三区域iii的在第三方向上的两侧、第四区域iv的在第二方向上的一侧和第四区域iv的在第三方向上的两侧。
[0029]
参照图3和图5，栅电极结构360可以形成在基底100的第三区域iii上，第一模制件207可以形成在基底100的第二区域ii和第五区域v上。例如，如图3中所示，每个栅电极结构360可以沿着第二方向位于两个沟槽之间(即，位于两个第四区域iv之间)。例如，如图3中所示，第一模制件207可以围绕每个栅电极结构360，例如，第一模制件207可以围绕每个栅电极结构360和与其相邻的沟槽。
[0030]
在示例实施例中，栅电极结构360的围绕第四区域iv的部分和第一模制件207的围绕第四区域iv的部分可以一起形成阶梯结构。例如，如图3和图5中所示，栅电极结构360和第一模制件207的面对第四区域iv的侧壁可以包括阶梯结构，例如，从栅电极结构360的顶部朝向其底部下降的阶梯结构。在示例实施例中，第一模制件207可以是朝向基底100的第四区域iv具有阶梯形状的阶梯结构，一个绝缘层200(图18)和一个牺牲层210(图18)顺序地堆叠在一起作为每个阶梯台阶层，栅电极结构360可以是具有阶梯形状的阶梯结构，每个栅电极作为每个阶梯台阶层。在本说明书中，阶梯结构的每个层被定义为“阶梯台阶层”，并且形成在阶梯台阶层的两端中的每端上的在第一方向上不与上面的阶梯台阶层叠置的部分被定义为“阶梯台阶”。
[0031]
在示例实施例中，包括在第一模制件207的阶梯台阶层中的牺牲层210可以与栅电极结构360的与该牺牲层210对应的阶梯台阶层形成在同一层级处，并且包括在第一模制件207的阶梯台阶层中的牺牲层210的坡度可以与栅电极结构360的阶梯台阶层的坡度相同。在示例实施例中，包括在第一模制件207的阶梯台阶层中的牺牲层210可以与栅电极结构360的与该牺牲层210对应的阶梯台阶层连接。
[0032]
在示例实施例中，第三模制件209可以形成在基底100的第三区域iii的在第三方向上的中间部分上，并且可以在彼此相邻的栅电极结构360之间沿第二方向延伸。第三模制件209可以包括沿着第一方向交替地且重复地堆叠的绝缘图案205(图13)和牺牲图案215(图13)。
[0033]
在示例实施例中，与第一模制件207相似，第三模制件209也可以是阶梯形状，一个
绝缘图案205和一个牺牲图案215顺序地堆叠在一起作为每个阶梯台阶层。在示例实施例中，包括在第三模制件209的阶梯台阶层中的牺牲图案215可以与栅电极结构360的与该牺牲图案215对应的阶梯台阶层连接。
[0034]
垂直存储器装置可以包括保留在第五区域v和第二区域ii中的每个上的第一模制件207，第五区域v形成在基底100的第一区域i的边缘上，第二区域ii围绕基底100的第一区域i。因此，在稍后描述的制造垂直存储器装置的方法中，分别具有压缩力和拉伸力的绝缘层200和牺牲层210可以重复地堆叠在基底100的第五区域v和第二区域ii上，从而不会向基底100施加单方面的应力。
[0035]
图6至图25是示出根据示例实施例的制造垂直存储器装置的方法中的阶段的平面图和剖视图。具体地，图7至图8、图12和图17为平面图，图6、图9至图11、图13至图16和图18至图25为剖视图。
[0036]
图7和图12是图1的区域x的平面图，图8和图17是图1的区域y的平面图。图6、图9至图10、图13、图15、图18和图22是沿着对应的平面图的线a-a'截取的剖视图，图11、图19和图23是沿着对应的平面图的线b-b'截取的剖视图，图14、图16、图20和图24是沿着对应的平面图的线c-c'截取的剖视图，图21和图25是沿着对应的平面图的线d-d'截取的剖视图。
[0037]
参照图6，可以在基底100上形成电路图案，并且可以在基底100上顺序地形成第一下绝缘中间层130和第二下绝缘中间层180以覆盖电路图案。基底100可以包括有源区和围绕有源区的场区(例如，隔离图案110)。隔离图案110可以通过sti工艺来形成，并且可以包括例如氧化物。电路图案可以包括晶体管、下接触插塞140、第一下布线150和第二下布线170、下通孔160等。
[0038]
例如，电路图案中的晶体管可以包括下栅极结构120和形成在有源区的与下栅极结构120相邻的上部上的第一杂质区105。在示例实施例中，下栅极结构120可以包括顺序地堆叠在基底100上的下栅极绝缘图案、下栅电极和下栅极掩模。
[0039]
第一下绝缘中间层130可以形成在基底100上以覆盖晶体管，下接触插塞140可以延伸穿过第一下绝缘中间层130以与第一杂质区105或下栅极结构120接触。第一下布线150可以形成在第一下绝缘中间层130上，以与下接触插塞140的上表面接触。第一下通孔160和第二下布线170可以顺序地堆叠在第一下布线150上。第二下绝缘中间层180可以形成在第一下绝缘中间层130上，以覆盖第一下布线150和第二下布线170以及第一下通孔160。
[0040]
图6示出了电路图案仅形成在基底100的第四区域iv上。然而，实施例不限于此。也就是说，多个电路图案可以沿着第二方向和第三方向中的每个形成在基底100的第一区域至第五区域i、ii、iii、iv和v上。
[0041]
可以在第二下绝缘中间层180上形成基体图案190，并且可以在基体图案190上交替地且重复地堆叠绝缘层200和牺牲层210以形成模制层。基体图案190可以包括半导体材料(例如，硅)，绝缘层200可以包括氧化物(例如，氧化硅)，牺牲层210可以包括相对于绝缘层200具有蚀刻选择性的材料，例如诸如氮化硅的氮化物。
[0042]
参照图7至图9，可以在绝缘层200中的最上面的绝缘层200上形成覆盖基底的第一区域i和第二区域ii但不覆盖基底100的第四区域iv的第一光致抗蚀剂图案。可以交替地且重复地执行使用第一光致抗蚀剂图案作为蚀刻掩模的蚀刻工艺和用于减小第一光致抗蚀剂图案的面积的修整工艺，以蚀刻模制层。
[0043]
第一光致抗蚀剂图案可以包括仅暴露基底100的第四区域iv的第一开口，并且第一开口可以随着重复执行修整工艺而在尺寸上扩大。因此，每当重复执行修整工艺时，可以使第一光致抗蚀剂图案的第一开口扩大，以逐步暴露第三区域iii和第五区域v的与第四区域iv相邻且围绕第四区域iv的更多部分(例如，以形成图7和图9中的具有阶梯状侧壁的沟槽)。在蚀刻工艺和修整工艺之后，可以通过例如灰化工艺和/或剥离工艺去除第一光致抗蚀剂图案。
[0044]
在模制层的蚀刻工艺之后，第一模制件207可以保留在基底100的第二区域ii和第五区域v上(即，在图9的右侧上的模制件的阶梯结构)，第二模制件208可以保留在基底100的第三区域iii上(即，在图9的左侧上的模制件的阶梯结构)。第一模制件207和第二模制件208可以在基底100的第三区域iii和第五区域v之间的边界处接触以彼此连接，例如，第一模制件207和第二模制件208可以在形成在图7中示出的第四区域iv中的沟槽的短边处彼此连接。基体图案190可以通过第一开口暴露在基底的第四区域iv上，例如，基体图案190可以在第一模制件207(图9)与第二模制件208(图9)之间暴露在第四区域iv上。
[0045]
在示例实施例中，第二模制件208可以是具有阶梯形状的阶梯结构，一个绝缘层200和一个牺牲层210顺序地堆叠在一起作为每个阶梯台阶层，第一模制件207的与第二模制件208对应的部分也可以是具有阶梯形状的阶梯结构，一个绝缘层200和一个牺牲层210顺序地堆叠在一起作为每个阶梯台阶层。此外，第一模制件207和第二模制件208的形成在第三区域iii和第五区域v的与基底100的第四区域iv相邻的部分上的部分一起可以是具有(例如，完全地)围绕第四区域iv(例如，围绕第四区域iv的外周)的阶梯形状的阶梯结构。
[0046]
在示例实施例中，由第一模制件207和第二模制件208的围绕第四区域iv的部分一起形成的阶梯结构可以在平面图中具有其中尺寸朝向第四区域iv的中心逐步减小的四边形环形状。例如，四边形环形状的相对边之间的距离可以逐步减小，例如，第一模制件207和第二模制件208中的对应的相对阶梯之间的距离可以随着沿着第一方向距基体图案190的距离减小而减小。
[0047]
参照图10和图11，可以在基体图案190上形成第一绝缘中间层220以覆盖第一模制件207和第二模制件208的侧壁，例如，第一绝缘中间层220可以完全填充图7和图9中的具有阶梯状侧壁的沟槽。可以在绝缘层200中的最上面的绝缘层200的上表面和第一绝缘中间层220的上表面上形成第二绝缘中间层230。第一绝缘中间层220和第二绝缘中间层230可以包括氧化物(例如，氧化硅)，并且可以与绝缘层200融合或彼此融合。
[0048]
参照图12和图14，可以在第二绝缘中间层230上形成第一掩模，并且可以使用第一掩模作为蚀刻掩模来蚀刻第二绝缘中间层230以及基底100的在第三区域iii上的绝缘层200和牺牲层210。因此，可以形成延伸穿过第二绝缘中间层230、绝缘层200和牺牲层210的沟道孔，以暴露基体图案190的上表面。
[0049]
可以形成填充沟道孔的柱结构。也就是说，在去除第一掩模之后，可以执行利用基体图案190的被沟道孔暴露的上表面作为种子的选择性外延生长(seg)工艺，以形成部分地填充沟道孔的半导体图案240。在示例实施例中，半导体图案240的上表面可以设置在绝缘层200之中的在第一方向上距离基体图案190的上表面第二层级处的绝缘层200的上表面和下表面之间。在一些情况下，可以省略形成半导体图案240的工艺。
[0050]
可以在沟道孔的侧壁、半导体图案240的上表面和第二绝缘中间层230的上表面上
顺序地形成第一阻挡层、电荷存储层、隧道绝缘层和第一间隔件层。可以各向异性地蚀刻第一间隔件层，以形成仅保留在沟道孔的侧壁上的第一间隔件，并且可以利用第一间隔件作为蚀刻掩模来蚀刻第一阻挡层、电荷存储层和隧道绝缘层，以在沟道孔的侧壁和半导体图案240上分别形成第一阻挡图案250、电荷存储图案260和隧道绝缘图案270。也可以与其一起去除半导体图案240的上部。第一阻挡图案250、电荷存储图案260和隧道绝缘图案270中的每者可以具有中心部分被穿透的杯形状，第一阻挡图案250、电荷存储图案260和隧道绝缘图案270一起可以形成电荷存储结构280。第一间隔件层可以包括氮化物(例如，氮化硅)，隧道绝缘图案270和第一阻挡图案250可以包括氧化物(例如，氧化硅)，电荷存储图案260可以包括氮化物(例如，氮化硅)。
[0051]
在去除第一间隔件之后，可以在暴露的半导体图案240、隧道绝缘图案270和第二绝缘中间层230上形成沟道层，并且可以在沟道层上形成填充层以填充沟道孔的剩余部分。可以使填充层和沟道层平坦化，直到暴露第二绝缘中间层230的上表面。
[0052]
可以形成填充图案300以填充沟道孔的剩余部分，并且可以将沟道层转变为沟道290。在示例实施例中，多个沟道290可以沿着第二方向和第三方向中的每个形成在基底100的第三区域iii上，并且可以一起形成沟道块和沟道阵列。
[0053]
可以去除填充图案300、沟道290和电荷存储结构280的上部以形成沟槽，并且可以形成盖图案310以填充沟槽。因此，可以在沟道孔中形成包括半导体图案240、沟道290、电荷存储结构280、填充图案300和盖图案310的柱结构。沟道290和盖图案310可以包括掺杂或未掺杂的非晶硅或多晶硅。
[0054]
如图13中所示，可以在第二绝缘中间层230和盖图案310上形成第三绝缘中间层320，并且可以在第三绝缘中间层320上形成第二掩模。如图12和图14中所示，可以使用第二掩模作为蚀刻掩模形成延伸穿过第二绝缘中间层230、第三绝缘中间层320、绝缘层200和牺牲层210且在基底100的第三区域iii上沿第二方向延伸的第二开口330，以暴露基体图案190的上表面。因此，可以将第二模制件208的保留在基底100的第三区域iii上的绝缘层200和牺牲层210转变为绝缘图案205和牺牲图案215。
[0055]
第二开口330中的形成在第三方向上的两个边缘上的第二开口330可以形成为沿着第三方向与基底100的第五区域v间隔开一定距离。例如，第二开口330可以不形成在基底100的第三区域iii的在第三方向上的中间部分上。
[0056]
参照图15和图16，可以去除第二掩模，可以通过例如湿蚀刻工艺去除被第二开口330暴露的牺牲图案215以在各层级的绝缘图案205之间形成间隙340，并且可以通过间隙340暴露第一阻挡图案250的外侧壁和半导体图案240的侧壁的一部分。因为第二开口330仅形成在基底100的第三区域iii上，所以仅第二模制件208的保留在基底100的第三区域iii上的牺牲图案215可以通过湿蚀刻工艺被去除(图16)，同时第一模制件207的保留在基底100的第二区域ii和第五区域v上的牺牲层210可以不被去除(图15)。
[0057]
在示例实施例中，第一模制件207可以形成在第五区域v的设置在基底100的第三区域iii的在第三方向上的两侧上的每个部分上。在其他示例实施例中，第一模制件207可以仅形成在第五区域v的设置在基底100的第三区域iii的在第三方向上的一侧上的部分上。
[0058]
因为第二开口330可以不形成在基底100的第三区域iii的在第三方向上的中间部
分上，所以牺牲图案215可以不被去除而是保留在基底100的第三区域iii的中间部分上，以与绝缘图案205一起形成第三模制件209。第三模制件209可以在基底100的第三区域iii上沿第二方向延伸。
[0059]
在示例实施例中，第一模制件207可以是朝向基底100的第四区域iv具有阶梯形状的阶梯结构，一个绝缘层200和一个牺牲层210顺序地堆叠在一起作为每个阶梯台阶层。与第一模制件207相似，第三模制件209也可以为阶梯形状，一个绝缘图案205和一个牺牲图案215顺序地堆叠在一起作为每个阶梯台阶层。
[0060]
参照图17至图21，可以在第一阻挡图案250的暴露的外侧壁、半导体图案240的暴露的侧壁、间隙340的内侧壁、绝缘图案205的表面、基体图案190的暴露的上表面和第三绝缘中间层320的上表面上形成第二阻挡层350。可以在第二阻挡层350上形成栅极导电层，以充分地填充间隙340的剩余部分。可以在第二阻挡层350与栅极导电层之间进一步形成栅极阻挡层。第二阻挡层350可以包括金属氧化物(例如，氧化铝)，栅极导电层可以包括低电阻金属(例如，钨、铝等)，栅极阻挡层可以包括金属氮化物(例如，氮化钛、氮化钽等)。
[0061]
可以部分地去除栅极导电层以在间隙340中形成栅极导电图案，并且在形成栅极阻挡层时，也可以去除栅极阻挡层以形成栅极阻挡图案。栅极导电图案和栅极阻挡图案一起可以形成栅电极。栅电极可以堆叠在多个层级上以沿着第一方向彼此间隔开，从而形成栅电极结构360，并且每个栅电极可以在基底100的第三区域iii上沿第二方向延伸。
[0062]
在示例实施例中，可以沿着第三方向形成多个栅电极结构360。也就是说，栅电极结构360可以在第二方向上延伸，并且可以通过第二开口330在第三方向上彼此间隔开。在一个实施例中，形成在第三方向上的两端中的每端上的栅电极结构360中的一个可以与第一模制件207接触。
[0063]
在示例实施例中，栅电极结构360可以在基底100的第三区域iii和第五区域v之间的边界处与第一模制件207接触，并且可以在基底100的第三区域iii的中间部分上与第三模制件209接触。在示例实施例中，栅电极结构360的栅电极可以分别与第一模制件207的牺牲层210和第三模制件209的牺牲图案215形成在基本相同的高度处。
[0064]
由于栅电极结构360的栅电极通过替代基底100的第三区域iii上的牺牲图案215来形成，并且包括牺牲图案215的第二模制件208具有阶梯形状，因此栅电极结构360也可以具有阶梯形状，每个栅电极作为每个阶梯台阶层。在示例实施例中，栅电极结构360的阶梯台阶层可以同与其对应的包括在第一模制件207的阶梯台阶层中的牺牲层210形成在相同的高度处，并且栅电极结构360的阶梯台阶层的坡度可以与包括在第一模制件207的阶梯台阶层中的牺牲层210的坡度相同。
[0065]
栅电极可以包括沿着第一方向顺序地形成的第一栅电极至第三栅电极362、364和366。在示例实施例中，第一栅电极362可以形成在最下面的层级上，第三栅电极366可以形成在最上面的层级及其下面的一个层级(即，第一层级和第二层级)上，第二栅电极364可以形成在第一栅电极362与第三栅电极366之间的多个层级上，但实施例不限于此。
[0066]
可以将杂质注入到基体图案190的被第二开口330暴露的上部中，以形成第二杂质区195。可以在基体图案190的被第二开口330暴露的上表面、第二开口330的侧壁和第三绝缘中间层320的上表面上形成第二间隔件层，并且可以各向异性地蚀刻第二间隔件层，以在第二开口330的每个侧壁上形成第二间隔件370。可以在第二杂质区195上形成共源极图案
(csp)380，以填充第二开口330的剩余部分。
[0067]
在示例实施例中，可以在第二杂质区195、第二间隔件370和第三绝缘中间层320的暴露的上表面上形成填充第二开口330的第一导电层，并且可以使第一导电层平坦化直到可以暴露第三绝缘中间层320的上表面，以形成csp 380。还可以去除第二阻挡层350的形成在第三绝缘中间层320的上表面上的部分。csp 380可以形成在第二开口330中，并且可以与其下面的第二杂质区195的上表面接触。通过填充在第二方向上延伸的第二开口330的csp380和第二间隔件370，可以使在同一层级上的第一栅电极至第三栅电极362、364和366中的每个沿着第三方向彼此分离。
[0068]
参照图22至图25，可以在第三绝缘中间层320、csp 380、第二间隔件370和第二阻挡层350上形成第四绝缘中间层390。可以形成延伸穿过第三绝缘中间层320和第四绝缘中间层390并与盖图案310的上表面接触的第一接触插塞402。可以形成延伸穿过第一绝缘中间层至第四绝缘中间层220、230、320和390、绝缘图案205和第二阻挡层350并与第一栅电极至第三栅电极362、364和366的对应的上表面接触的第二接触插塞至第四接触插塞404、406和408。
[0069]
可以形成延伸穿过第一绝缘中间层至第四绝缘中间层220、230、320和390、基体图案190和第二下绝缘中间层180且与第二下布线170的上表面接触的贯穿通孔410。在第四绝缘中间层390、第一接触插塞至第四接触插塞402、404、406和408和贯穿通孔410上形成第五绝缘中间层之后，可以形成延伸穿过第五绝缘中间层并与第一接触插塞402的上表面接触的位线以及上布线，以完成垂直存储器装置的制造。
[0070]
如上所述，当使包括交替地且重复地堆叠在基底100上的绝缘层200和牺牲层210的模制层图案化时，模制层的形成在基底100的第二区域ii和第五区域v上的部分可以不被去除，即，可以保留为第一模制件207。因此，因为第一模制件207的绝缘层200和牺牲层210可以分别包括氧化物和氮化物，所以绝缘层200和牺牲层210中的每者的压缩力和拉伸力可以彼此抵消，进而可以减小在基底100的第二区域ii上产生的应力。
[0071]
图26、图27a和图27b是示出根据示例实施例的垂直存储器装置的平面图和透视图。具体地，图26是图1的区域y的平面图，图27a和图27b是图1的区域y的透视图。
[0072]
除了对齐键之外，该垂直存储器装置可以与图1至图5的垂直存储器装置基本相同或相似。因此，同样的附图标记表示同样的元件，并且在这里省略其详细描述。
[0073]
参照图26，在形成第二绝缘中间层230之前，可以通过部分地去除基底100的第二区域ii上的第一模制件207来进一步形成在第一方向上延伸穿过第一模制件207的对齐键225。在示例实施例中，可以通过去除形成在第一模制件207的所有层级上的绝缘层200和牺牲层210来形成对齐键225，并且可以在形成有对齐键225的部分上暴露基体图案190的上表面。可选地，也可以通过将绝缘层200从最上面的绝缘层去除到一定层级的绝缘层来形成对齐键225。
[0074]
图26示出了对齐键225在平面图中具有矩形形状，然而，实施例不限于此。也就是说，在平面图中，对齐键225还可以具有除了矩形形状之外的各种形状。
[0075]
此外，图26示出了一个对齐键225形成在基底100的第二区域ii上，然而，实施例不限于此。也就是说，多个对齐键225可以形成在基底100的第二区域ii上，并且可以形成在基底100的第一区域i上。
[0076]
参照图27a，可以执行使用第三掩模的蚀刻工艺，以从第二区域ii部分地去除第一模制件207。因此，对齐键225可以具有与基底100的上表面基本垂直的侧壁。
[0077]
参照图27b，可以交替地且重复地执行使用第二光致抗蚀剂图案的蚀刻工艺和用于减小第二光致抗蚀剂图案的面积的修整工艺，以部分地去除第一模制件207。因此，对齐键225可以形成为具有阶梯形状，一个绝缘层200和一个牺牲层210顺序地堆叠在一起作为每个阶梯台阶层。
[0078]
图28至图33是示出根据示例实施例的垂直存储器装置的平面图和透视图。具体地，图28、图30和图32是图1的区域x的平面图，图29、图31和图33是图1的区域x的透视图。
[0079]
除了第一模制件的形状之外，该垂直存储器装置可以与图1至图5的垂直存储器装置基本相同或相似。因此，同样的附图标记表示同样的元件，并且在这里省略其详细描述。
[0080]
参照图28和图29，第一模制件207可以形成在第五区域v的设置在第一单元区的在第三方向上的两侧中的每侧上的部分上(其中，第一单元区在基底100的第三区域iii之中形成在左侧处)，并且可以形成在第五区域v的设置在第二单元区的在第三方向上的一侧上的部分上(其中，第二单元区在基底100的第三区域iii之中形成在右侧处)。因此，第一模制件207可以完全围绕第一单元区的在第三方向上的两侧，但可以部分地围绕第二单元区的在第三方向上的仅一侧。
[0081]
在执行与图6至图9的工艺基本相同或相似的工艺之后，可以通过使用第四掩模执行蚀刻工艺来形成第一模制件207，并且可以执行使用第四掩模的蚀刻工艺来去除第一模制件207的在第二单元区的一侧上的部分。第一模制件207的从基底100的第二区域ii和第五区域v被去除的部分可以用作对齐键。
[0082]
参照图30和图31，第一模制件207可以形成在第五区域v的设置在第一单元区的在第三方向上的两侧中的每侧上的部分上，并且可以不形成在第五区域v的设置在第二单元区的在第三方向上的两侧中的每侧上的部分上。因此，第一模制件207可以完全围绕第一单元区的在第三方向上的两侧，但可以不围绕第二单元区的在第三方向上的两侧。
[0083]
在执行与图6至图9的工艺基本相同或相似的工艺之后，可以通过执行使用第三光致抗蚀剂图案的修整工艺和蚀刻工艺来形成第一模制件207，并且可以执行使用第三光致抗蚀剂图案的修整工艺和蚀刻工艺以从第二单元区的两侧去除第一模制件207的部分。
[0084]
在示例实施例中，第一模制件207的在第二单元区的两侧中的每侧上的剩余部分可以具有阶梯形状，一个绝缘层200和一个牺牲层210顺序地堆叠在一起作为每个阶梯台阶层。
[0085]
在示例实施例中，包括在第一模制件207的在第二单元区的两侧中的每侧上的剩余部分的阶梯台阶层中的牺牲层210可以与栅电极结构360的与其对应的阶梯台阶层和包括在第一模制件207的阶梯台阶层中的牺牲层210形成在相同的高度处，并且可以具有与栅电极结构360的阶梯台阶层的坡度和包括在第一模制件207的阶梯台阶层中的牺牲层210的坡度基本相同的坡度。第一模制件207的在基底100的第二区域ii和第五区域v上被去除的部分可以用作对齐键。
[0086]
参照图32和图33，第一模制件207可以不形成在第五区域v的设置在第一单元区的在第二方向和第三方向上的所有侧中的每侧上的部分上，并且可以仅形成在第五区域v的设置在第二单元区的除了第二单元区的与第一单元区相对的一侧之外的所有侧上的部分
上。因此，第一模制件207可以不围绕第一单元区的所有侧，并且可以围绕第二单元区的除了一侧之外的所有侧。在执行与图6至图9的工艺基本相同或相似的工艺之后，可以通过执行使用第四光致抗蚀剂图案的修整工艺和蚀刻工艺来形成第一模制件207，并且可以仅对第一单元区执行使用第四光致抗蚀剂图案的修整工艺和蚀刻工艺。
[0087]
图34和图35是示出根据示例实施例的垂直存储器装置的剖视图。图34和图35是沿着对应的平面图的线a-a'截取的剖视图。
[0088]
除了第一模制件的在基底的第五区域上的部分的形状之外，该垂直存储器装置可以与图1至图5的垂直存储器装置基本相同或相似。因此，同样的附图标记表示相同的元件，并且在这里省略其详细描述。
[0089]
参照图34，在阶梯结构的围绕基底100的第四区域iv的部分之中，在基底100的第五区域v上的部分可以具有比在基底100的第三区域iii上的部分的坡度更陡的坡度。
[0090]
参照图35，在阶梯结构的围绕基底100的第四区域iv的部分之中，在基底100的第五区域v上的部分可以不具有阶梯形状。
[0091]
在示例实施例中，第一模制件207的沿着第三方向延伸且形成在基底100的与第四区域iv相邻的第五区域v上的部分可以具有与基底100的上表面基本垂直的侧壁。
[0092]
通过总结和回顾，当绝缘中间层由具有压缩力的氧化物或具有拉伸力的氮化物的单一材料制成时，会增大在s/l区上产生的应力。因此，应力差会发生在s/l区与芯片区之间，因而使用形成在s/l区上的测试元件组(teg)的测试会具有有限的精度。
[0093]
相反，示例实施例提供了具有改善的特性的垂直存储器装置。示例实施例提供了制造具有改善的特性的垂直存储器装置的方法。也就是说，在根据示例实施例的制造垂直存储器装置的方法中，当执行蚀刻工艺以使包括交替地且重复地堆叠在包含芯片区和s/l区的基底上的绝缘层和牺牲层的模制层图案化时，可以不去除模制层的形成在s/l区上的部分。因此，因为如在芯片区中，包括分别具有压缩力和拉伸力的绝缘层和牺牲层的模制层可以保留在s/l区上，所以可以减小在s/l区上产生的应力，并且因为s/l区具有与芯片区的应力相似的应力，所以可以精确地执行使用形成在s/l区上的测试元件组(teg)的测试。
[0094]
在这里已经公开了示例实施例，并且尽管采用了特定术语，但是仅以一般的和描述性的含义来使用和解释它们，而不是出于限制的目的。在一些情况下，如自提交本申请之时起对本领域普通技术人员而言将清楚的是，除非另外特别地说明，否则结合具体实施例描述的特征、特性和/或元件可以单独使用，或者可以与结合其他实施例描述的特征、特性和/或元件组合起来使用。因此，本领域技术人员将理解的是，在不脱离如在权利要求中阐述的本发明的精神和范围的情况下，可以做出形式上和细节上的各种改变。