一种抗浪涌SiCMOSFET器件及其制造方法与流程

本发明涉及半导体器件技术领域，尤其涉及一种抗浪涌sicmosfet器件及其制造方法。

背景技术：

碳化硅(sic)材料具有禁带宽度大，热导率高，临界雪崩击穿电场强度高，饱和载流子漂移速度大，热稳定性好等特点，使用sic材料制造的金属氧化物半导体场效应晶体管（mosfet）具有阻断电压高、导通电阻低以及开关速度快等优点，中高电压市场领域sicmosfet已成为硅（si）igbt的强劲竞争对手。然而，由于sicmosfet是多数载流子电子导电的单极型器件，sicmosfet存在抗浪涌能力差的问题，在实际应用中必须额外的浪涌抑制电路来保护sicmosfet的正常运行。sicmosfet抗浪涌能力差的问题造成了电路规模、成本、功耗的增加，同时降低了系统的寿命和可靠性。

技术实现要素：

技术目的：针对现有技术中sicmosfet器件抗浪涌能力差的缺陷，本发明公开了一种抗浪涌sicmosfet器件及其制造方法，通过在漏电极一侧设置p+结区并向上延伸至n型缓冲层内，使得sicmosfet在遭遇浪涌时，p+结区向n型缓冲层注入空穴，空穴通过扩散运动输运至n型漂移区，在n型漂移区内产生电导调制效应，降低sicmosfet遭受浪涌时的电阻，减小sicmosfet的瞬时功耗，避免浪涌损坏sicmosfet。

技术方案：为实现上述技术目的，本发明采用以下技术方案。

一种抗浪涌sicmosfet器件，包括n型缓冲层、n型漂移区、p阱区、n+源区、p+接触区、p+结区、栅氧化层、多晶硅栅、隔离介质层、源电极和漏电极；其中n型漂移区设于所述sicmosfet器件的中心；

所述n型漂移区的下方设有n型缓冲层，n型缓冲层的下方间隔设置若干p+结区，n型缓冲层和p+结区接触，p+结区的下表面设置有漏电极；

所述n型漂移区的上表面内包裹设置若干p阱区，若干p阱区由芯片中央至芯片边缘依次间距递增规律嵌于述n型漂移区的上表面中，使电流密度分布由芯片中央至边缘呈非均匀分布规律；每个p阱区的上表面内包裹设置n+源区，n+源区上表面与p阱区上表面齐平，n+源区下表面高于p阱区的下表面；每个p阱区和n+源区中心嵌有p+接触区，p+接触区的上表面与n+源区的上表面齐平，p+接触区的下表面与p阱区的下表面齐平；若干p阱区之间裸露的n型漂移区、裸露的p阱区和部分n+源区上覆盖栅氧化层，栅氧化层的上方覆盖有多晶硅栅，多晶硅栅的左右两侧与栅氧化层齐平；多晶硅栅的上表面、多晶硅栅的侧壁、栅氧化层的侧壁和部分n+源区上覆盖隔离介质层；隔离介质层的上表面、隔离介质层的侧壁、n+源区的上表面和p+接触区的上表面覆盖源电极。

优选地，所述n型漂移区中杂质浓度自n型漂移区的下表面至n型漂移区的上表面呈梯度递减规律分布，电子在n型漂移区中存在自下而上的浓度梯度，使得电子发生自下而上的扩散，产生自下而上的感生电场，感生电场加速电子自上至下输运，降低所述器件的电阻。

优选地，所述p+结区覆盖于n型缓冲层的下表面，n型缓冲层的下表面与p+结区的上表面齐平；所述p+结区厚度范围为0.1~10μm，掺杂浓度范围为1×10¹⁸cm^-3~2×10¹⁹cm^-3。

优选地，所述p+结区设置于n型缓冲层的下表面，并向上延伸至n型缓冲层内，p+结区的上表面低于n型缓冲层的上表面，p+结区的下表面与n型缓冲层的下表面齐平，接触漏电极的上表面。

优选地，所述p+结区厚度范围为0.3~0.7μm，掺杂浓度范围为1×10¹⁸cm^-3~2×10¹⁹cm^-3。

优选地，还包括n型衬底，所述n型衬底上表面接触n型缓冲层的下表面，下表面接触漏电极的上表面，侧壁接触p+结区的侧壁；p+结区的上表面高于n型衬底的上表面，低于n型缓冲层的上表面，p+结区的下表面与n型衬底齐平，接触漏电极的上表面。

优选地，所述p+结区厚度范围为0.5~0.7μm，掺杂浓度范围为1×10¹⁸cm^-3~2×10¹⁹cm^-3。

本发明提供了一种抗浪涌sicmosfet器件的制造方法，包括以下步骤：

1）、选择4h-sic衬底作为n型衬底；

2）、通过化学气相淀积的方法在n型衬底的一面依次外延n型缓冲层和n型漂移区；

3）、通过高温离子注入结合高温退火的方法在n型漂移区上表面依次制作p阱区、n+源区以及p+接触区；

4）、通过研磨、化学机械抛光及等离子体刻蚀的方法去除n型衬底；

5）、通过高温离子注入结合高温退火的方法在裸露的n缓冲层下表面制作p+结区，使p+结区向上延伸至n型缓冲层内，即p+结区的上表面低于n型缓冲层的上表面，p+结区的下表面与n型缓冲层的下表面齐平；

6）、通过高温氧化与氮钝化的方法制作栅氧化层，通过化学气相淀积的方法制作多晶硅栅，通过pecvd的方法制作隔离介质层；

7）、通过真空蒸镀结合快速热退火的方法分别制作源电极与漏电极。

优选地，所述p+结区覆盖于n型缓冲层的下表面，n型缓冲层的下表面与p+结区的上表面齐平；其具体的制造过程为：

在步骤2）中，通过化学气相淀积的方法在n型衬底的一面依次外延n型缓冲层和n型漂移区之前，先在n型衬底的一面外延p+结区，之后在p+结区外依次外延n型缓冲层和n型漂移区；

在步骤5）中，通过光刻结合干法刻蚀的方法去除部分覆盖于n型缓冲层下表面的p+结区，使n型缓冲层的部分下表面裸露。

优选地，所述步骤4）中保留n型衬底，即通过研磨、化学机械抛光及等离子体刻蚀的方法减薄n型衬底，此时在步骤5）中，通过高温离子注入结合高温退火的方法在n型衬底下表面制作p+结区，使p+结区的上表面高于n型衬底的上表面，低于n型缓冲层的上表面，p+结区的下表面与n型衬底齐平。

有益效果：

1、本发明通过在漏电极一侧设置p+结区并向上延伸至n型缓冲层内，使得sicmosfet在遭遇浪涌时，p+结区向n型缓冲层注入空穴，空穴通过扩散运动输运至n型漂移区，在n型漂移区内产生电导调制效应，降低sicmosfet遭受浪涌时的电阻，减小sicmosfet的瞬时功耗，避免浪涌损坏sicmosfet；

2、本发明通过设置n型漂移区的杂质浓度分布由上表面至下表面呈梯度递增规律，sicmosfet内部引入纵向感生电场加速电子的输运，降低sicmosfet的电阻；

3、本发明通过设置相邻p阱区之间的间距递增规律使电流密度分布由芯片中央至边缘呈非均匀分布规律，优化芯片不同区域的热分布，实现了芯片的温度性能的提升；

4、本发明通过减薄甚至去除n型4h-sic衬底，降低sicmosfet的导通电阻。

附图说明

图1是实施例一中的一种抗浪涌sicmosfet器件的结构示意图；

图2是图1的剖面截取线处的剖视图；

图3是图2的局部结构示意图；

图4是实施例二中的一种抗浪涌sicmosfet器件的结构示意图；

图5是图4的剖面截取线处的剖视图；

图6是图5的局部结构示意图；

图7是实施例三中的一种抗浪涌sicmosfet器件的结构示意图；

图8是图7的剖面截取线处的剖视图；

图9是图8的局部结构示意图；

图10是实施例一中的一种抗浪涌sicmosfet器件的元胞正向导通电流-电压特性数值仿真结果；

图中，1-n型衬底，2-n型缓冲层，3-n型漂移区，4-p阱区，5-n+源区，6-p+接触区，7-p+结区，8-栅氧化层，9-多晶硅栅，10-隔离介质层，11-源电极，12-漏电极。

具体实施方式

下面结合附图和实施例对本发明进行详细的说明和解释。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合说明书附图对本发明的具体实施方式做详细的说明，显然所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明的保护的范围。

实施例一：

如附图1和附图2所示，本实施例中提出的一种抗浪涌sicmosfet器件，增加了sicmosfet器件的抗浪涌能力，降低了sicmosfet的导通电阻，提升了现有sicmosfet的性能。具体的，如附图3所示，一种抗浪涌sicmosfet器件，包括材料为sic的n型衬底1，n型衬底1一面上方依次设置的n型缓冲层2和n型漂移区3；p+结区7位于n型衬底1下表面并向上延伸至n型缓冲层2内，p+结区7下表面与n型衬底1下表面齐平，p+结区7上表面高于n型缓冲层2下表面且低于n型缓冲层2上表面；p+结区7在n型缓冲层2内间隔设置。

n型缓冲层2位于n型衬底1上方，位于n型漂移区3下方；所述n型漂移区3位于n型缓冲层2上方，n型漂移区3的杂质浓度自所述n型缓冲层2与所述n型漂移区3的接触界面至所述n型漂移区3的上表面呈梯度递减规律分布，电子在n型漂移区3中存在自下而上的浓度梯度，使得电子发生自下而上的扩散，产生自下而上的感生电场，感生电场加速电子自上至下输运，降低所述器件的电阻。

多个p阱区4被包裹设置于n型漂移区3的上表面，且由芯片中央至芯片边缘依次间距递增规律嵌于n型漂移区3中，在本实施例中，自芯片中央至芯片边缘共有p阱区116个，自芯片中央至芯片边缘相邻p阱区之间的距离以0.02μm等差数列增大，其中芯片中央位置第一个p阱区与第二个p阱区相邻距离为1.5μm，芯片边缘位置第115个p阱区与第116个p阱区相邻距离为3.8μm。位于芯片中央的p阱区之间间距较小，因此局部电阻较大，进一步造成局部电流较低，同理，位于芯片边缘的p阱区之间间距较大，因此局部电阻较小，进一步造成局部电流较高，使电流密度分布由芯片中央至边缘呈非均匀分布规律，当器件处于导通状态时，芯片处处具有相同的电压，因此芯片中央的区域的功耗即低于芯片边缘区域的功耗，继而使芯片中央的自热低于边缘的自热，弥补了芯片中央区域散热差而芯片边缘区域散热优所造成的不良影响。

每个p阱区4的上表面包裹设置一个n+源区5，n+源区5与p阱区4一一对应，n+源区5上表面边缘距离p阱区4上表面边缘各处尺寸一致；各p+接触区6分别设置于p阱区4和n+源区5中心，p+接触区6底部与p阱区4底部平齐；栅氧化层8覆盖于p阱区4之间裸露的n型漂移区3、裸露的p阱区4以及部分n+源区5的上表面；多晶硅栅9覆盖于栅氧化层8的上表面，边缘与栅氧化层8齐平；隔离介质层10覆盖于多晶硅栅9的上表面、多晶硅栅9的侧壁、栅氧化层8的侧壁以及部分n+源区5的上表面；源电极11覆盖于隔离介质层10的上表面、隔离介质层10的侧壁、裸露n+源区5的上表面以及p+接触区6的上表面；漏电极设置于n型衬底1与p+结区7的下表面。

如附图3所示，本实施例还提出一种抗浪涌sicmosfet器件的制造方法，包括以下步骤：

选择4h-sic的n型衬底1；通过化学气相淀积的方法在n型衬底1的一面依次外延n型缓冲层2、n型漂移区3；通过高温离子注入结合高温退火的方法在n型漂移区3上表面依次制作p阱区4、n+源区5以及p+接触区6；通过研磨、化学机械抛光及等离子体刻蚀的方法减薄n型衬底1；通过高温离子注入结合高温退火的方法在n型衬底1下表面制作p+结区7；通过高温氧化与氮钝化的方法制作栅氧化层8，通过化学气相淀积的方法制作多晶硅栅9，通过pecvd的方法制作隔离介质层10；通过真空蒸镀结合快速热退火的方法分别制作源电极11与漏电极12。

本实施例中n型衬底1采用4h-sic材质，其设置于n型缓冲层2的下方，并通过化学机械抛光工艺与等离子体刻蚀工艺进行减薄处理，减薄后的厚度范围为0.4μm~0.6μm。n型衬底1起到支撑作用，和外延层制作的基底作用，当外延层制作好之后，n型衬底1才可以被完全去除，如果直接省去n型衬底1制作，外延层将没有生长基底，就sicmos工艺，目前技术上是不可行的。

本实施例中n型缓冲层2设置于n型衬底1与n型漂移区3之间，厚度范围为0.5μm~3.0μm，掺杂浓度范围为1×10¹⁶cm^-3~1×10¹⁸cm^-3。

本实施例中p+结区7设置于n型衬底1中并上表面延伸至n型缓冲层2中，厚度范围为0.5~0.7μm，掺杂浓度范围为1×10¹⁸cm^-3~2×10¹⁹cm^-3。

本实施例中n型漂移区3设置于n型缓冲层2上方，杂质浓度自n型缓冲层2与n型漂移区3的接触界面至n型漂移区3的上表面呈梯度递减规律分布，n型缓冲层2与n型漂移区3的接触界面一侧掺杂浓度范围为1×10¹⁶cm^-3~5×10¹⁶cm^-3，n型漂移区3的上表面一侧掺杂浓度范围为1×10¹⁴cm^-3~5×10¹⁴cm^-3，n型漂移区3的厚度范围为100μm~300μm。

本实施例中p阱区4的掺杂浓度范围为5×10¹⁶cm^-3~5×10¹⁷cm^-3，结深范围为0.5μm~1.0μm，可选的，设置相邻p阱区4间的jfet区宽度为wjfet，该wjfet范围为0.5μm~10μm，自芯片中央至边缘呈增大规律，且wjfet增大速率大于0，自芯片中央至芯片边缘wjfet的数值呈递增规律，相邻两jfet区，靠近边缘一侧jfet区的wjfet大于靠近芯片中心一侧jfet的wjfet，因此表述为wjfet增大速率大于0，本实施例中jfet区为相邻p阱区4之间n漂移区3的代称。

本实施例中n+源区5的掺杂浓度范围为1×10¹⁸cm^-3~2×10¹⁹cm^-3，结深范围为0.2μm~0.5μm。

本实施例中p+接触区6的掺杂浓度范围为1×10¹⁸cm^-3~2×10¹⁹cm^-3，结深范围为0.5μm~1.0μm。

本实施例中栅氧化层8为sio2、al2o3、hfo2中的一种或多种组合，栅氧化层8厚度范围为10nm~100nm。

本实施例中，通过设置减薄的n型4h-sic衬底，降低衬底层的串联电阻，降低sicmosfet导通电阻。

实施例二：

如附图4和附图5所示，本实施例中提出的一种抗浪涌sicmosfet器件，增加了sicmosfet器件的抗浪涌能力，降低了sicmosfet的导通电阻，提升了现有sicmosfet的性能。具体的，如附图6所示，一种抗浪涌sicmosfet器件，包括n型缓冲层2和n型漂移区3；p+结区7位于n型缓冲层2下表面并向上延伸至n型缓冲层2内，p+结区7下表面与n缓冲层2下表面齐平，p+结区7上表面高于n型缓冲层2下表面且低于n型缓冲层2上表面；p+结区7在n型缓冲层2内间隔设置。

n型缓冲层2位于n型漂移区3下方；n型漂移区3位于n型缓冲层2上方，n型漂移区3的杂质浓度自n型缓冲层2与n型漂移区3的接触界面至n型漂移区3的上表面呈梯度递减规律分布，电子在n型漂移区3中存在自下而上的浓度梯度，使得电子发生自下而上的扩散，产生自下而上的感生电场，感生电场加速电子自上至下输运，降低所述器件的电阻。

各p阱区4被包裹设置于n型漂移区3的上表面，且由芯片中央至芯片边缘依次间距递增规律嵌于n型漂移区3中，在本实施例中，自芯片中央至芯片边缘共有p阱区116个，自芯片中央至芯片边缘相邻p阱区之间的距离以0.02μm等差数列增大，其中芯片中央位置第一个p阱区与第二个p阱区相邻距离为1.5μm，芯片边缘位置第115个p阱区与第116个p阱区相邻距离为3.8μm。位于芯片中央的p阱区之间间距较小，因此局部电阻较大，进一步造成局部电流较低，同理，位于芯片边缘的p阱区之间间距较大，因此局部电阻较小，进一步造成局部电流较高，使电流密度分布由芯片中央至边缘呈非均匀分布规律，当器件处于导通状态时，芯片处处具有相同的电压，因此芯片中央的区域的功耗即低于芯片边缘区域的功耗，继而使芯片中央的自热低于边缘的自热，弥补了芯片中央区域散热差而芯片边缘区域散热优所造成的不良影响。

每个p阱区4的上表面包裹设置一个n+源区5，n+源区5与p阱区4一一对应，n+源区5上表面边缘距离p阱区4上表面边缘各处尺寸一致；各p+接触区6分别设置于p阱区4和n+源区5中心，p+接触区6底部与p阱区4底部平齐；栅氧化层8覆盖于p阱区4之间裸露的n型漂移区3、裸露的p阱区4以及部分n+源区5的上表面；多晶硅栅9覆盖于栅氧化层8的上表面，边缘与栅氧化层8齐平；隔离介质层10覆盖于多晶硅栅9的上表面、多晶硅栅9的侧壁、栅氧化层8的侧壁以及部分n+源区5的上表面；源电极11覆盖于隔离介质层10的上表面、隔离介质层10的侧壁、裸露n+源区5的上表面以及p+接触区6的上表面；漏电极设置于n型缓冲层2与p+结区7的下表面。

如附图6所示，本实施例中提出一种抗浪涌sicmosfet器件的制造方法，包括以下步骤：

选择4h-sic材质作为n型衬底1；通过化学气相淀积的方法在n型衬底1的一面依次外延n型缓冲层2、n型漂移区3；通过高温离子注入结合高温退火的方法在n型漂移区3上表面依次制作p阱区4、n+源区5以及p+接触区6；通过研磨、化学机械抛光及等离子体刻蚀的方法去除n型衬底1；通过高温离子注入结合高温退火的方法在裸露的n型缓冲层2下表面制作p+结区7；通过高温氧化与氮钝化的方法制作栅氧化层8，通过化学气相淀积的方法制作多晶硅栅9，通过pecvd的方法制作隔离介质层10；通过真空蒸镀结合快速热退火的方法分别制作源电极11与漏电极12。

本实施例中n型衬底1为4h-sic材质，其设置于n型缓冲层2的下方，并通过化学机械抛光工艺与等离子体刻蚀工艺进行去除处理，厚度为0μm。

本实施例中n型缓冲层2，其设置于漏电极12与n型漂移区3之间，厚度范围为0.5μm~3.0μm，掺杂浓度范围为1×10¹⁶cm^-3~1×10¹⁸cm^-3。

本实施例中p+结区7设置于n型缓冲层2中，厚度范围为0.3~0.7μm，掺杂浓度范围为1×10¹⁸cm^-3~2×10¹⁹cm^-3。

本实施例中n型漂移区3设置于n型缓冲层2上方，杂质浓度自n型缓冲层2与n型漂移区3的接触界面至n型漂移区3的上表面呈梯度递减规律分布，所述n型缓冲层2与所述n型漂移区3的接触界面一侧掺杂浓度范围为1×10¹⁶cm^-3~5×10¹⁶cm^-3，所述n型漂移区3的上表面一侧掺杂浓度范围为1×10¹⁴cm^-3~5×10¹⁴cm^-3，n型漂移区3的厚度范围为100μm~300μm。

本实施例中p阱区4，掺杂浓度范围为5×10¹⁶cm^-3~5×10¹⁷cm^-3，结深范围为0.5μm~1.0μm，可选的，设置相邻p阱区4间的jfet区宽度为wjfet，该wjfet范围为0.5μm~10μm，自芯片中央至边缘呈增大规律，且wjfet增大速率大于0，自芯片中央至芯片边缘wjfet的数值呈递增规律，相邻两jfet区，靠近边缘一侧jfet区的wjfet大于靠近芯片中心一侧jfet的wjfet，因此表述为wjfet增大速率大于0，本实施例中jfet区为相邻p阱区4之间n漂移区3的代称。

本实施例中n+源区5的掺杂浓度范围为1×10¹⁸cm^-3~2×10¹⁹cm^-3，结深范围为0.2μm~0.5μm。

本实施例中p+接触区6的掺杂浓度范围为1×10¹⁸cm^-3~2×10¹⁹cm^-3，结深范围为0.5μm~1.0μm。

本实施例中栅氧化层8的为sio2、al2o3、hfo2中的一种或多种组合，栅氧化层8厚度范围为10nm~100nm。

本实施例中通过去除n型4h-sic衬底，完全消除衬底层的串联电阻，减小sicmosfet导通电阻。

实施例三：

如附图7和附图8所示，本实施例中提出的一种抗浪涌sicmosfet器件，增加了sicmosfet器件的抗浪涌能力，降低了sicmosfet的导通电阻，提升了现有sicmosfet的性能。具体的，如附图9所示，一种抗浪涌sicmosfet器件，包括n型缓冲层2和n型漂移区3；所述p+结区7位于n型缓冲层2下方，并覆盖n型缓冲层2部分下表面，p+结区7上表面与n型缓冲层2下表面齐平；p+结区7在n型缓冲层2内间隔设置。

所述n型缓冲层2位于n型漂移区3下方；所述n型漂移区3位于n型缓冲层2上方，n型漂移区3的杂质浓度自所述n型缓冲层2与所述n型漂移区3的接触界面至所述n型漂移区3的上表面呈梯度递减规律分布，电子在n型漂移区3中存在自下而上的浓度梯度，使得电子发生自下而上的扩散，产生自下而上的感生电场，感生电场加速电子自上至下输运，降低所述器件的电阻。

各所述p阱区4被包裹设置于所述n型漂移区3的上表面，且由芯片中央至芯片边缘依次间距递增规律嵌于所述n型漂移区3中，在本实施例中，自芯片中央至芯片边缘共有p阱区116个，自芯片中央至芯片边缘相邻p阱区之间的距离以0.02μm等差数列增大，其中芯片中央位置第一个p阱区与第二个p阱区相邻距离为1.5μm，芯片边缘位置第115个p阱区与第116个p阱区相邻距离为3.8μm。位于芯片中央的p阱区之间间距较小，因此局部电阻较大，进一步造成局部电流较低，同理，位于芯片边缘的p阱区之间间距较大，因此局部电阻较小，进一步造成局部电流较高，使电流密度分布由芯片中央至边缘呈非均匀分布规律，当器件处于导通状态时，芯片处处具有相同的电压，因此芯片中央的区域的功耗即低于芯片边缘区域的功耗，继而使芯片中央的自热低于边缘的自热，弥补了芯片中央区域散热差而芯片边缘区域散热优所造成的不良影响。

每个p阱区4的上表面包裹设置一个n+源区5，n+源区5上表面边缘距离p阱区4上表面边缘各处尺寸一致；所述各p+接触区6分别设置于p阱区4和n+源区5中心，p+接触区6底部与p阱区4底部平齐；所述栅氧化层8覆盖于p阱区4之间裸露的n型漂移区3，裸露的p阱区4以及部分n+源区5的上表面；所述多晶硅栅9覆盖于栅氧化层8的上表面，边缘与栅氧化层8齐平；隔离介质层10，所述隔离介质层10覆盖于多晶硅栅9的上表面、多晶硅栅9的侧壁、栅氧化层8的侧壁以及部分n+源区5的上表面；所述源电极11覆盖于隔离介质层10的上表面、隔离介质层10的侧壁、裸露n+源区5的上表面以及p+接触区6的上表面；所述漏电极设置于n型缓冲层2与p+结区7的下表面。

如附图9所示，本实施例还提出一种抗浪涌sicmosfet器件的制造方法，包括以下步骤：

选择4h-sic材质作为n型衬底1；通过化学气相淀积的方法在n型衬底1的一面依次外延p+结区7、n型缓冲层2和n型漂移区3；通过高温离子注入结合高温退火的方法在n型漂移区3上表面依次制作p阱区4、n+源区5以及p+接触区6；通过研磨、化学机械抛光及等离子体刻蚀的方法去除n型衬底1；通过光刻结合干法刻蚀的方法去除部分覆盖于n型缓冲层2下表面的p结区7，使型n缓冲层2的部分下表面裸露，所述裸露的型n缓冲层下表面图形可以为圆形、条形、三角形、四边形、五边形、六边形、八边形等任意多边形或上述两种或多种图形的组合；通过高温氧化与氮钝化的方法制作栅氧化层8，通过化学气相淀积的方法制作多晶硅栅9，通过pecvd的方法制作隔离介质层10；通过真空蒸镀结合快速热退火的方法分别制作源电极11与漏电极12。

本实施例中n型缓冲层2，其设置于p+结区7与n型漂移区3之间，厚度范围为0.5μm~3.0μm，掺杂浓度范围为1×10¹⁶cm^-3~1×10¹⁸cm^-3。

本实施例中包括p+结区7，其设置于n型缓冲层2下方，厚度范围为0.1~10μm，掺杂浓度范围为1×10¹⁸cm^-3~2×10¹⁹cm^-3。

本实施例中包括n型漂移区3，其设置于n型缓冲层2上方，杂质浓度自所述n型缓冲层2与所述n型漂移区3的接触界面至所述n型漂移区3的上表面呈梯度递减规律分布，所述n型缓冲层2与所述n型漂移区3的接触界面一侧掺杂浓度范围为1×10¹⁶cm^-3~5×10¹⁶cm^-3，所述n型漂移区3的上表面一侧掺杂浓度范围为1×10¹⁴cm^-3~5×10¹⁴cm^-3，厚度范围为100μm~300μm。

本实施例中包括p阱区4，掺杂浓度范围为5×10¹⁶cm^-3~5×10¹⁷cm^-3，结深范围为0.5μm~1.0μm，可选的，设置相邻p阱区4间的jfet区宽度为wjfet，该wjfet范围为0.5μm~10μm，自芯片中央至边缘呈增大规律，且wjfet增大速率大于0，自芯片中央至芯片边缘wjfet的数值呈递增规律，相邻两jfet区，靠近边缘一侧jfet区的wjfet大于靠近芯片中心一侧jfet的wjfet，因此表述为wjfet增大速率大于0，本实施例中jfet区为相邻p阱区4之间n漂移区3的代称。

本实施例中包括n+源区5，掺杂浓度范围为1×10¹⁸cm^-3~2×10¹⁹cm^-3，结深范围为0.2μm~0.5μm。

本实施例中包括p+接触区6，掺杂浓度范围为1×10¹⁸cm^-3~2×10¹⁹cm^-3，结深范围为0.5μm~1.0μm。

本实施例中包括栅氧化层8，为sio2、al2o3、hfo2中的一种或多种组合，栅氧化层8厚度范围为10nm~100nm。

本实施例中通过去除的n型4h-sic衬底，完全消除衬底层的串联电阻，减小sicmosfet导通电阻。

以上三个实施例中，均通过在漏电极一侧n型衬底下表面设置p+结区并向上延伸至n型缓冲层内，当sicmosfet正常工作时，电流从p+结区之间的n型sic区流过，仅当sicmosfet在遭遇浪涌时，p+结区才向n型缓冲层注入空穴，空穴通过扩散运动输运至n型漂移区，在n型漂移区内产生电导调制效应，降低sicmosfet遭受浪涌时的电阻，减小sicmosfet的瞬时功耗，避免浪涌损坏sicmosfet，同时不会产生sicigbt存在的开启电压较高的问题；通过设置n型漂移区的杂质浓度分布由上表面至下表面呈梯度递增规律，sicmosfet内部引入纵向感生电场加速电子的输运，降低sicmosfet的电阻；通过设置相邻p阱区之间的间距递增规律使电流密度分布由芯片中央至边缘呈非均匀分布规律，优化芯片不同区域的热分布；

为了说明本发明具有抗浪涌的性能，通过以下数值仿真进行证明。

使用silvacotcad计算机仿真软件对上述实施例一中的一种抗浪涌sicmosfet器件进行了数值仿真。经数值仿真，上述实施例一中的一种抗浪涌sicmosfet器件的特性如附图10所示，从附图10中可以看出，本发明的一种抗浪涌sicmosfet器件比现有sicmosfet器件表现出更低的通态电阻，这是由于本发明设置非均匀掺杂n型漂移区、非均匀p阱区以及减薄n型4h-sic衬底等的有益效果；从附图10中还可以看出，当漏源电压vds增加至某一值后，本发明sicmosfet导通电阻出现进一步降低，导通电阻在高漏源电压时进一步降低这一性质能够显著增强了sicmosfet的抗浪涌能力，这是由于本发明在漏电极一侧设置p+结区的有益效果。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。