一种半导体器件、制造方法及其应用与流程
本公开内容涉及半导体器件领域，更具体而言，涉及一种具有iii族氮化物半导体器件、制造方法及其应用。
背景技术：
iii族氮化物半导体是一种重要的新型半导体材料，主要包括aln、gan、inn及这些材料的化合物如algan、ingan、alingan等。利用所述iii族氮化物半导体具有直接带隙、宽禁带、高击穿电场强度等优点，通过器件结构与工艺的优化设计，iii族氮化物半导体在功率半导体领域拥有巨大前景。iii族氮化物半导体的一个重要器件类型是高电子迁移率和高空穴迁移率晶体管，开发具有高耐受电压、高功率和低导通电阻等高性能的高电子迁移率和高空穴迁移率晶体管是期望的。
现有的高电子迁移率和高空穴迁移率晶体管结构设计，单位面积上的集成度不够高，以及现有的高电子迁移率和高空穴迁移率晶体管多为常开型器件，对节约能源和应用安全也很不利。基于此，本公开内容提供一种新颖的半导体器件结构及其制造方法，旨在克服上述缺陷，提供工艺简单、成本低廉、具有较高高宽比、在单位面积上实现更高的沟道密度，具有高耐受电压、高功率和低导通电阻等高性能的安全、节能的半导体器件。
技术实现要素：
在下文中将给出关于本公开内容的简要概述，以便提供关于本公开内容某些方面的基本理解。应当理解，此概述并不是关于本公开内容的穷举性概述。它并不是意图确定本公开内容的关键或重要部分，也不是意图限定本公开内容的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。
根据本公开内容的一方面，提供一种半导体器件的制造方法，包括：
步骤1：提供一衬底，所述衬底具有第一表面；
步骤2：在所述衬底的第一表面上形成第一绝缘层，所述第一绝缘层具有与所述衬底的第一表面平行的第一表面；
步骤3：刻蚀所述第一绝缘层和部分的所述衬底，形成多个垂直的间隔排列的第一台阶结构和第二台阶结构；所述多个第一台阶结构的第一表面和第二台阶结构的第二表面的下部分别由所述衬底的第二表面和第三表面构成，所述多个第一台阶结构的第一表面和第二台阶结构的第二表面的上部分别由所述第一绝缘层的第二表面和第三表面构成；
步骤4：在所述第一台阶结构和第二台阶结构的第三表面上形成第二绝缘层；
步骤5：在所述第一台阶结构的由所述衬底的第三表面构成的第二表面上形成一单晶成核层，同时在所述第二台阶结构的由所述衬底的第二表面构成的第一表面上形成一单晶成核层；
步骤6：以所述单晶成核层为成核中心，侧向外延生长第一半导体层。
根据本公开内容的另一方面，提供一种半导体器件的制造方法，包括：
步骤1：提供一衬底，所述衬底具有第一表面；
步骤2：在所述衬底的第一表面上形成第一绝缘层，所述第一绝缘层具有与所述衬底的第一表面平行的第一表面；
步骤3：刻蚀所述第一绝缘层和部分的所述衬底，形成多个垂直的间隔排列的第一沟槽和第二沟槽；所述多个第一和第二沟槽的第一表面和第二表面的下部由所述衬底的第二表面和第三表面构成，所述多个第一和第二沟槽的第一表面和第二表面的上部由所述第一绝缘层的第二表面和第三表面构成；
步骤4：在所述第一和第二沟槽的第三表面上形成一第二绝缘层；
步骤5：在所述第一沟槽的由所述衬底的第三表面构成的第二表面上形成一单晶成核层，同时在所述第二沟槽中的由所述衬底的第二表面构成的第一表面上形成一单晶成核层；
步骤6：以所述单晶成核层为成核中心，侧向外延生长第一半导体层。
进一步的，其中所述衬底的第二表面和第三表面具有六角对称的晶格结构。
进一步的，其中所述衬底的第二表面和第三表面选自si的(111)面，al2o3的(0001)面、sic的(0001)面、sic的
进一步的，其中步骤5中，在所述第一沟槽或所述第一台阶结构的由所述衬底的第三表面构成的第二表面的一部分上形成一单晶成核层，同时在所述第二沟槽或所述第二台阶结构的由所述衬底的第二表面构成的第一表面的一部分上形成一单晶成核层。
进一步的，其中所述步骤5可替代成步骤5’，在所述步骤5’中以所述单晶成核层为成核中心，在所述沟槽中侧向外延生长第一半导体层的第一子层，然后再以所述第一子层为核心，进行掺杂的第三半导体层的生长，然后再继续生长所述第一半导体层的第二子层，所述第三半导体层是n－型掺杂或p－型掺杂。
进一步的，其中在所述步骤5中，在生长所述第一半导体层之前，在所述成核层上沉积一缓冲层。
进一步的，其中在所述第一和第二沟槽或所述第一和第二台阶结构形成后，还包括共面沉积形成一牺牲层，所述牺牲层与所述第一绝缘层具有高刻蚀选择比，然后通过干法刻蚀保留所述第一沟槽和第二沟槽的所述第一表面和第二表面上的所述牺牲层。
进一步的，其中利用所述牺牲层，在所述第一和第二沟槽或所述第一和第二台阶结构的第三表面上形成一第二绝缘层，然后再去除所述牺牲层。
进一步的，在所述第一和第二沟槽或所述第一和第二台阶结构的第一表面和第二表面上分别形成一第四绝缘层。
进一步的，通过光刻图形以暴露所述第一、第二沟槽或所述第一和第二台阶结构之间部分的所述第一绝缘层，刻蚀以去除暴露出的所述第一沟槽或第一台阶结构第二表面上和所述第二沟槽或第二台阶结构第一表面上的所述第四绝缘层，从而露出所述第一沟槽中所述衬底的第三表面和所述第二沟槽中所述衬底的第二表面。
进一步的，其中在形成单晶成核层后需要另行去除所述所有绝缘层上的成核层；或者，在形成成核层时，通入含氯的气体从而仅在所述衬底上生长而不在所述所有绝缘层上生长所述成核层。
进一步的，其中所述第一半导体层的生长包括垂直所述衬底第一表面方向的生长，当所述第一半导体层在垂直所述衬底第一表面方向的生长超过所述沟槽或所述台阶结构的高度时，通过平坦化或蚀刻技术去除超出部分的所述第一半导体层。
进一步的，其中所述第一半导体层的第一子层和第二子层的生长，以及所述第三半导体层的生长包括垂直所述衬底第一表面方向的生长，当所述第一半导体层的第一子层、第二子层和所述第三半导体层在垂直所述衬底第一表面方向的生长超过所述沟槽或所述台阶结构的高度时，通过平坦化或蚀刻技术去除超出部分或者保留所述超出部分。
进一步的，形成光刻图形，露出相邻的所述第一沟槽和所述第二沟槽之间的区域，刻蚀所述区域的所述第一绝缘层和部分的所述衬底，露出所述第一半导体层具有自发和压电极化效应的第一面和与其相对的具有自发和压电极化效应的第二面。
进一步的，形成光刻图形，露出相邻的所述第一沟槽和所述第二沟槽之间的部分区域，以及露出所述第一半导体层具有自发和压电极化效应的第一面或第二面；刻蚀所述区域的所述第一绝缘层、部分所述衬底，以及所述第一半导体层露出的所述第一面或第二面，露出所述第一半导体层的所述第二面或与其相对的所述第一面。
进一步的，形成光刻图案，露出相邻的所述第一沟槽和所述第二沟槽之间的部分区域，刻蚀所述第一绝缘层和部分的所述衬底，暴露出所述第一半导体层具有自发和压电极化效应的第一面或第二面，而与其相对的所述第二面或第一面仍被所述衬底和所述第一绝缘层掩盖。
进一步的，在刻蚀后的所述衬底上形成第三绝缘层，然后去除所述第一半导体层上的所述第三绝缘层。
进一步的，在暴露出的所述第一半导体层上形成第二半导体层，从而使得与第二半导体层邻接的所述第一半导体层的第一面界面处形成二维电子气和/或与第二半导体层邻接的所述第一半导体层的第二面界面处形成二维空穴气。
进一步的，在所述第二半导体上继续形成多个所述第一半导体层和第二半导体层交替的叠层。
进一步的，沉积介质层，对所述介质层进行光刻刻蚀，再沉积金属，从而在所述第一半导体层的第一面或第二面侧沿着所述沟槽的长度方向形成第一电极、第二电极和第三电极，其中所述第二电极与所述第二半导体层接触，所述第一电极和第二电极与所述第二半导体层或所述第一半导体层接触。
进一步的，在与所述第一电极、第二电极和第三电极相对的所述第一半导体层的第二面或第一面上形成第四电极，所述第四电极与所述第三半导体层相连接。
进一步的，其中所述成核层在对应于所述第一电极的位置、对应于所述第三电极的位置或者在对应于所述第二电极和所述第三电极之间的位置处设置。
进一步的，其中所述成核层设置在对应于所述第三电极的位置时，还可以在垂直所述沟槽第一面或第二面的方向上形成电流阻挡层。
进一步的，其中在所述第一半导体层对应第一电极的区域和对应第三电极的区域进行相应的掺杂，形成相应的第一电极区域和第三电极区域。
进一步的，其中当形成hemt器件时，所述第一电极和第三电极区域的掺杂为n－型掺杂；当形成hhmt器件时，所述第二电极和第三电极区域的掺杂为p－型掺杂。
进一步的，其中所述第一电极区域和第三电极区域的掺杂与所述第三半导体层的掺杂同时进行，或者所述第一电极区域的掺杂、第三电极区域的掺杂和所述第三半导体层的掺杂先后进行。
根据本公开内容的一方面，提供一种半导体器件，其包括：
一衬底，所述衬底具有第一表面；
在所述衬底的第一表面上形成的第一绝缘层，所述第一绝缘层具有与所述衬底的第一表面平行的第一表面；
多个垂直于衬底第一表面间隔排列的第一沟槽和第二沟槽；
所述第一和第二沟槽的第一和第二表面的下部分别由所述衬底的第二表面和第三表面构成，所述第一和第二沟槽的第一和第二表面的上部由所述第一绝缘层的第二表面和第三表面构成；
在所述第一沟槽的由所述衬底的第三表面构成的第二表面上形成的一单晶成核层，同时在所述第二沟槽中的由所述衬底的第二表面构成的第一表面上形成的一单晶成核层；
以所述单晶成核层为成核中心，侧向外延生长的第一半导体层。
进一步的，其中在所述第一沟槽的第二表面的一部分上形成的所述单晶成核层，在所述第二沟槽的第一表面的一部分上形成的所述单晶成核层。
进一步的，其中所述第一半导体层在沿着所述沟槽的长度方向上分为第一半导体层的第一子层和第二子层，在所述第一子层和第二子层之间还设置有掺杂的第三半导体层。
进一步的，其中所述衬底的第二表面和第三表面具有六角对称的晶格结构。
进一步的，其中所述衬底的第二表面和第三表面选自si(111)、al2o3的(0001)面、sic的(0001)面、sic的
进一步的，在所述第一和第二沟槽的第三表面上形成的第二绝缘层。
进一步的，在所述第一沟槽的第一表面上和所述第二沟槽的第二表面上分别形成有一第四绝缘层。
进一步的，其中所述第一半导体层与所述第一绝缘层平齐或者所述第一半导体层具有突出所述第一绝缘层的部分。
进一步的，其中所述第一绝缘层、第二绝缘层和第四绝缘层是二氧化硅层。
根据本公开内容的一方面，提供一种半导体器件，其包括：
一衬底，所述衬底具有一表面；
在所述衬底中形成的多个垂直所述衬底的所述表面间隔排列的第一沟槽和第二沟槽；
所述多个第一和第二沟槽的第三表面上形成的第二绝缘层；
在所述第一沟槽中的第二表面上和所述第二沟槽中的第一表面上形成有一单晶成核层，
以所述单晶成核层为成核中心生长的第一半导体层，所述第一半导体层具有平行于所述沟槽的第一表面和第二表面且垂直于所述衬底的所述表面的具有自发和压电极化效应的第一面和与其相对的第二面；
在所述第一半导体层上覆盖形成的第二半导体层，所述第二半导体层的禁带宽度大于所述第一半导体层，从而在所述第一半导体的第一面和第二面上分别形成了二维电子气和二维空穴气。
根据本公开内容的一方面，提供：
一衬底，所述衬底具有第四表面；
在所述衬底的第四表面上形成有第三绝缘层；
在所述衬底中形成的多个垂直所述衬底第四表面间隔排列的第一沟槽和第二沟槽；
所述多个第一和第二沟槽的第三表面上形成的第二绝缘层；
在所述第一沟槽中的第二表面上和所述第二沟槽中的第一表面上形成有一单晶成核层，以及在所述第一沟槽中的第一表面上和所述第二沟槽中的第二表面上形成有第四绝缘层；
在所述第一和第二沟槽中的第一半导体层且所述第一半导体层突出所述衬底的第一表面，所述第一半导体层具有平行于所述沟槽的第一表面和第二表面及垂直于所述衬底的第四表面突出的具有自发和压电极化效应的第一面和与其相对的第二面；
在所述第一半导体层上覆盖形成的第二半导体层，所述第二半导体层的禁带宽度大于所述第一半导体层，从而在所述第一半导体的第一面和第二面上分别形成二维电子气和二维空穴气。
根据本公开内容的一方面，提供：
一衬底，所述衬底具有第一表面，以及一与所述第一表面平行但低于所述第一表面的第五表面；
在所述衬底第一表面和第五表面上形成的第三绝缘层；
在所述衬底中形成的多个垂直所述衬底第一表面间隔排列的第一沟槽和第二沟槽；
所述第一和第二沟槽的第三表面上形成的第二绝缘层；
在所述第一沟槽中的第二表面和所述第二沟槽中的第一表面上形成的单晶成核层，在所述第一沟槽中的第一表面和所述第二沟槽中的第二表面上形成的第四绝缘层，；
在所述第一沟槽和所述第二沟槽中的第一半导体层且其突出所述衬底的第五表面露出其平行于所述第一沟槽的第一表面和所述第二沟槽的第二表面且垂直所述衬底的第五表面向上延伸的具有自发和压电极化效应的第一面；
在所述第一半导体层的所述第一面上覆盖形成的第二半导体层，所述第二半导体层的禁带宽度大于所述第一半导体层，从而在所述第一半导体的第一面上形成二维电子气。
根据本公开内容的一方面，提供：
一衬底，所述衬底具有第一表面，以及一与所述第一表面平行但低于所述第一表面的第六表面；
在所述衬底第一表面和第六表面上形成的第三绝缘层；
在所述衬底中形成的多个垂直所述衬底第一表面间隔排列的第一沟槽和第二沟槽；
所述第一和第二沟槽的第三表面上形成的第二绝缘层；
在所述第一沟槽中的第二表面上和所述第二沟槽中的第一表面上形成的单晶成核层，在所述第一沟槽中第一表面上和所述第二沟槽中的第二表面上形成的第四绝缘层；
在所述第一沟槽和所述第二沟槽中的第一半导体层且其突出所述衬底的第六表面，露出其平行于所述第一沟槽的第二表面和所述第二沟槽的第一表面且垂直所述衬底的第六表面向上延伸的具有自发和压电极化效应的第二面；
在所述第一半导体层的所述第一面上覆盖形成第二半导体层，所述第二半导体层的禁带宽度高于所述第一半导体层，从而在所述第一半导体的第二面上形成了二维空穴气。
进一步的，其中在所述第一半导体层沿着所述沟槽长度的的方向上分为所述第一半导体层的第一子层和所述第二半导体层的第二子层；在所述第一子层和第二子层之间还设置有一第三半导体层。
进一步的，其中所述沟槽的第一表面和第二表面具有六角对称的晶格结构。
进一步的，其中所述衬底的第二表面和第三表面选自si(111)面、al2o3的(0001)面、sic的(0001)面、sic的
进一步的，其中所述第三半导体层是p－型掩埋层或n－型掩埋层。
进一步的，其中沿着所述沟槽长度方向上的所述第一半导体的第一面/第二面侧，在所述第三绝缘层上分别形成第一电极、第二电极和第三电极，所述第一电极、第二电极和第三电极分别连接在所述第二半导体层上；或者所述第一电极、第三电极连接在所述第一半导体上，所述第二电极连接在所述第二半导体上。
进一步的，其中所述第三半导体层在所述第一半导体层第一面/第二面上的投影落在所述第二电极在所述第一半导体层第一面/第二面上投影的范围内或与其有部分重叠。
进一步的，其中所述第一电极、第二电极和第三电极之间用介质层隔离。
进一步的，其中在于所述第一电极、第二电极和第三电极所在的所述第一半导体的第二面/第一面侧相对的第一面/第二面侧，在所述第三绝缘层上形成第四电极，所述第四电极连接在所述第三半导体层上。
进一步的，其中所述第三半导体层的掺杂浓度，以在无器件偏压的情况下，足以耗尽与第二电极投影区域重叠处至少部分区域的95％－100％的二维电子气/二维空穴气。
进一步的，其中所述成核层形成在对应于所述第一电极的位置、对应于所述第三电极的位置或者在对应于所述第二电极和所述第三电极之间的位置处设置。
进一步的，其中所述成核层设置在对应于所述第三电极的位置时，在垂直所述沟槽第一面或第二面的方向上形成电流阻挡层。
进一步的，其中所述第一半导体层对应第一电极的区域和对应第三电极的区域具有相应的掺杂，形成相应的第一电极区域和第三电极区域。
进一步的，其中当形成hemt器件时，所述第一电极和第三电极区域的掺杂为n－型掺杂；当形成hhmt器件时，所述第二电极和第三电极区域的掺杂为p－型掺杂。
根据本公开内容的另一方面，提供了一种电子装置。
进一步的，所述电子装置是电源装置、手机、或通信系统中的功率放大器。
本公开内容的方案至少能有助于实现如下效果之一：所述半导体器件能够减小栅极漏电流，具有高阈值电压、高功率、高可靠性，能够实现低导通电阻和器件的常关状态，能够提供稳定的阈值电压，从而使得半导体器件具有良好的开关特性，在使用中更安全。
本公开内容的方案还能有助于实现如下效果之一：很容易实现较高的高宽比；可以在单位面积上可以实现更高的沟道密度；适合于平面化工艺，有利提升了半导体器件的集成密度；所述半导体器件的结构和制备工艺较为简单，能有效减低生产成本。
附图说明
参照附图下面说明本公开内容的具体内容，这将有助于更加容易地理解本公开内容的以上和其他目的、特点和优点。附图只是为了示出本公开内容的原理。在附图中不必依照比例绘制出单元的尺寸和相对位置。在附图中：
图1－10示出了根据第一实施方案的半导体器件结构及其制造方法的示意图；
图11－14示出了根据第二实施方案的半导体器件结构及其制造方法的示意图；
图15－17示出了根据第三实施方案的半导体器件结构及其制造方法的示意图；
图18示出了根据第四实施方案的半导体器件结构及其制造方法的示意图；
图19－21示出了根据第五实施方案的半导体器件结构及其制造方法的示意图；
图22－24示出了根据第六实施方案的半导体器件结构及其制造方法的示意图；
图25－28示出了根据第八实施方案的半导体器件结构及其制造方法的示意图；
具体实施方式
在下文中将结合附图对本公开内容的示例性公开内容进行描述。为了清楚和简明起见，在说明书中并未描述实现本公开内容的所有特征。然而，应该了解，在开发任何这种实现本公开内容的过程中可以做出很多特定于本公开内容的决定，以便实现开发人员的具体目标，并且这些决定可能会随着本公开内容的不同而有所改变。
在此，还需要说明的是，为了避免因不必要的细节而模糊了本公开内容，在附图中仅仅示出了与根据本公开内容的方案密切相关的器件结构，而省略了与本公开内容关系不大的其他细节。
应理解的是，本公开内容并不会由于如下参照附图的描述而只限于所描述的实施形式。本文中，在可行的情况下，不同实施方案之间的特征可替换或借用、以及在一个实施方案中可省略一个或多个特征。
具体地，本公开内容的半导体器件为包含氮化物半导体材料的化合物半导体器件，也称为氮化物半导体器件，其中所述氮化物半导体器件是iii族氮化物半导体器件。进一步的，所述iii族氮化物半导体器件包括使用纤锌矿(wurtzite)iii族氮化物半导体材料的晶体管。更进一步的，所述晶体管是包含gan半导体材料的gan晶体管。特别的，所述gan晶体管是常闭的晶体管gan－hemt和/或gan－hhmt。
第一实施方案
参照图1－图10来描述根据第一实施方案的半导体器件及其制备方法。
如图1－10所示，在第一实施方案中，所述半导体器件包括衬底100，所述衬底100的材质可以根据实际需要选取，本发明并不限制衬底100的具体材料，只要衬底材料能够满足在其表平面上形成的垂直其表平面的垂直沟槽的侧表面具有六角对称性的晶格结构的衬底材料皆可。示例性的，所述衬底100的材料可为si、al2o3、sic、gan等，由于硅衬底具有价格便宜、可加工性强等优点，所以在本发明中以si衬底为例进行进一步的说明。
示例性的，如图1所示，所述单晶硅衬底可以是采用(110)或(112)面的硅衬底。提供一衬底100，所述衬底具有第一表面1001；在所述衬底100第一表面1001上形成第一绝缘层101，示例性的，所述第一绝缘层101为热氧化或气相沉积形成的sio2层，示例性的所述第一绝缘层101的厚度约为0.5微米，应注意，本发明中所述的数值范围等仅作为示例而非对本发明的限制。所述第一绝缘层101具有平行于所述衬底第一表面1001的第一表面1011。刻蚀部分所述第一绝缘层101和其下方的所述衬底100，形成多个垂直的沟槽，具体而言，所述沟槽是间隔排列的第一沟槽102和第二沟槽102’，所述第一和第二沟槽的尺寸相同。示例性的，所述第一沟槽和第二沟槽的深度约为5微米。在所述沟槽的第一表面1021和第二表面1022的下部分别由所述衬底暴露出的第二表面1002和第三表面1003构成，其中所述衬底的所述第二表面1002和第三表面1003具有六角对称的晶格结构，例如si(111)面。可以理解的是，所述衬底的所述第二表面和第三表面还可以是al2o3(0001)、sic(0001)、或sic
由于所述沟槽102的存在，使得所述第一半导体层在横向外延生长时可以被生长的非常平直，进而由其作为功能层构成的半导体器件的垂直表面可以借助于沟槽被定义的非常的平直，因此很容易实现了较高的高宽比。更具体的，当所述第一半导体层201被用于作为垂直沟道时，可以使得在单位面积上可以实现更高的沟道密度，从而降低了器件的电阻，提升了器件的性能。
现参照图1－10来详细描述用于制造第一实施方案的半导体器件的制造方法，其中所示图1、2、6、10为剖视图，图3－5，7－9为俯视图。
步骤1：如图1所示，提供一衬底100，所述衬底可以是采用(110)或(112)面的硅衬底。在所述衬底100第一表面1001上形成第一绝缘层101，示例性的，所述第一绝缘层101为热氧化或气相沉积形成的sio2层。示例性的所述第一绝缘层101的厚度约为0.5微米。
步骤2：如图2所示，在所述第一绝缘层101上光刻形成开口露出部分的所述第一绝缘层101，刻蚀所述第一绝缘层101和其下方的所述衬底100，形成垂直的沟槽结构102，所述沟槽是间隔排列的第一沟槽102和第二沟槽102’。在所述沟槽的所述第一和第二表面的下部分别由刻蚀后所述衬底暴露出具有第二表面1002和第三表面1003构成。所述衬底的所述第二表面1002和第三表面1003具有六角对称的晶格结构，例如si(111)面。如前所述，本领域技术人员悉知所述衬底的第二表面还可以是al2o3(0001)、sic(0001)或sic(000－1)、gan(0001)或gan(000－1)等面。
步骤3：如图3所示，在所述步骤2的形成的结构基础上，共面沉积形成牺牲层104，示例性的，所述牺牲层104是氮化硅层，其厚度约为100纳米。可以理解的是，所述第一绝缘层和牺牲层的选择，以其二者之间具有高蚀刻选择比即可，例如在刻蚀所述牺牲层时，刻蚀剂对所述牺牲层的进行刻蚀时，基本上不对第一绝缘层进行蚀刻，或对其蚀刻极其缓慢。
步骤4：如图4所示，进行干法刻蚀，去除所述第一绝缘层101第一表面上的所述牺牲层104，和去除所述沟槽102的第三表面1023上的所述牺牲层104，保留所述沟槽102的第一表面1021和第二表面1022上的所述第一牺牲层104。
步骤5：如图5所示，通过氧化工艺，在所述沟槽的第三表面1023上形成第二绝缘层103(二氧化硅层)，所述沟槽的第一表面和第二表面由于保留的所述第一牺牲层104的保护没有被氧化，所述绝缘层可以避免在后续生长氮化物半导体时镓原子与硅衬底的不兼容，避免出现回熔(melt－back)现象。同时，该绝缘层还可以有效阻绝氮化物半导体与硅衬底之间的漏电流，并降低硅衬底所带来的寄生电容。
步骤6：如图6所示，通过选择性湿法腐蚀，利用所述第一牺牲层104和所述二氧化硅层的刻蚀选择比，去除所述沟槽第一和第二表面的所述第一牺牲层104。
步骤7：如图7所示，通过氧化工艺，在所述沟槽102第一和第二表面上分别形成较薄的第四绝缘层105(二氧化硅层)，第四绝缘层厚度与第一、第二绝缘层厚度的不同设置，以满足在后续去除所述第四绝缘层时候，仍然还有足够厚的第一和第二绝缘层以保护所述衬底即可。这些绝缘层可以避免在后续生长氮化物半导体时镓原子与硅衬底的不兼容，避免出现回熔(melt－back)现象，对于硅衬底上制作氮化镓基半导体器件是必不可少的。
步骤8：如图8所示，涂敷光刻胶，在所述第一沟槽和所述第二沟槽之间形成光刻图形以暴露所述第一沟槽和所述第二沟槽之间部分的第一绝缘层101。可以理解的是，所述光刻图形可以暴露出所述第一沟槽和所述第二沟槽之间全部的所述第一绝缘层101。
步骤9：如图9所示，去除暴露出的所述第一沟槽第二表面上的和所述第二沟槽第一表面上的所述第四绝缘层105、由于所述第一绝缘层的厚度远大于所述第四绝缘层的厚度，因此，在去除部分所述第绝缘层的过程中，所述暴露的第一绝缘层部分仅被蚀刻很少的厚度并不会被完全去除，然后去除所述光刻胶，从而使得在所述第一沟槽中暴露出部分所述衬底100的第三表面1003和在所述第二沟槽中暴露出部分所述衬底100的第二表面1002。
步骤10：如图9所示，由于硅衬底与镓之间的回熔(melt－back)效果，硅衬底上不能直接沉积gan。通常需要先沉积aln的成核层，再在此基础上形成后续的氮化物半导体结构。因此，在暴露出的所述第一沟槽中的所述衬底100的第三表面1003上，以及在暴露出的所述第二沟槽中的所述衬底100的第二表面1002上分别形成单晶aln成核层106，所述单晶aln晶体的生长方向是＜0001＞，表面是(0001)面。需要指出的是，aln的选择性很低，在通常的工艺条件下容易在绝缘层上也生成多晶或非晶的aln，这对形成所需的结构是不利的。因此，需要在形成了成核层后另行去除二氧化硅层上的aln。或者在生长aln成核层时引入含氯气体以保证仅在所述硅衬底上生长而不在所述二氧化硅层生长。
可以理解的是，如果采用其他衬底例如al2o3，则成核层也可以是gan。此时通过工艺调节可以较容易实现仅在暴露的衬底表面成核。
步骤11：如图10所示，然后以成核层106为核心侧向外生长第一半导体层201，由于所述沟槽的102的存在，所述第一半导体层201从成核层开始沿着所述沟槽102开始侧向外延生长，其中所述的生长包括沿着沟槽的第一方向的生长，也包括垂直沟槽的第二方向的生长，所述第一半导体层201还可以在所述沟槽外生长，通过平坦化或蚀刻技术去除所述沟槽外的第一半导体层201。侧向外延可以有效提升侧向外延区域的氮化物半导体晶体质量，进而提升器件的电学性能。去除所述沟槽外的第一半导体层，可以使得所述器件在形成过程中不是基本不受约束的状态，有利于形成特定的结构和尺寸，对于形成具有较高的高宽比的器件特别有利以及容易实现，丰富了处生长工艺参数调整外的实现高宽比器件的实现手段，而由于第一半导体在所述沟槽中的生长受到所述沟槽的第一表面和第二表面的限制，所述第一半导体层的生长过程避免了不能保持完全垂直或者生长面不在同一平面的情况，以及可能出现多个、复杂的生长面，极其方便的实现对器件的控制与所述电学性能的提升。可以理解的是所述第一半导体层201在所述沟槽外的生长也可以不必去除，而形成突出所述沟槽的部分。
可以理解的是，在生长所述第一半导体层之前，还可以先沉积形成一缓冲层。
可替代的，所述第一沟槽和第二沟槽的结构也可以替换成相应的第一台阶结构和第二台阶结构，进而在所述台阶结构的一侧壁上形成成核层，并在所述衬底的第一表面和所述台阶的平行所述衬底第一表面的第三表面上形成一绝缘层，然后以所述成核层为核心进行相应的缓冲层、第一半导体层201的外延。对此参照前面的制造方法，不再赘述。
第二实施方案
参照图11－14来描述根据第二实施方案的半导体器件和制造方法，图11－14为俯视图。
在第一实施方案的基础上，对所述第一半导体层两侧进行刻蚀，去除所述第一绝缘层101以及部分的所述衬底100，使得所述第一半导体层201凸出刻蚀后的所述衬底100的第四表面1004，所述第一半导体层201具有自发和压化极化效应的第一面2013和与其相对的具有自发和压化极化效应第二面2014，当所述第一半导体层为gan时，所述第一面2013为(0001)面，所述第二面2014为(000－1)面。在所述刻蚀后的衬底100上形成一第三绝缘层107，以隔离暴露的所述硅衬底，所述第三绝缘层示例性的可以为二氧化硅层。然后在所述第一半导体层201上覆盖形成第二半导体层202，所述第二半导体层是所述aln层或algan层，进而在所述第一半导体层的所述第一面2013和所述第二面2014上分别形成了二维电子气2deg和二维空穴气2dhg。
然后在沿着所述沟槽长度的方向上在所述第二半导体层202上分别形成第一电极401、第二电极402和第三电极403。其中所述第一电极为源极，所述第二电极为栅极，所述第三电极为漏极。可以理解的是，所述第一电极和第三电极也可以在沿着所述二维电子气传输的方向上在所述第一半导体层201上形成。
其中所述第一电极至第三电极都形成在所述衬底100的所述第三绝缘层的表面上，使得所述的半导体器件结构在具有垂直沟道的同时，电极的设置特别的适合于平面化工艺，对于提高半导体器件的集成密度非常有利。
下面示例性描述用于制造第二实施方案的半导体器件的制造方法。
步骤十二：如图11所示，形成光刻图形，露出相邻第一沟槽和第二沟槽之间的全部区域，刻蚀所述区域中所述第一绝缘层101和部分的所述衬底100的材料，使得所述沟槽102中的覆盖着所述第四绝缘层的所述第一半导体层突出于刻蚀后的所述衬底的第四表面1004。
步骤十三：如图12所示，在所述刻蚀后的衬底100的所述第四表面1004上形成一第三绝缘层107，所述第三绝缘层示例性的可以为氧化形成的二氧化硅层，然后去除覆盖着所述第一半导体层201的上的所述第四绝缘层，从而露出所述第一半导体层201具有压电效应的第一面和与其相对的具有自发和压电激发效应的第二面。
步骤十四：如图13所示，然后在所述第一半导体层201上覆盖形成第二半导体层202，所述第二半导体层可以是所述aln层或algan层，进而在所述第一半导体层的所述第一面2013和所述第二面2014上分别形成了二维电子气2deg和二维空穴气2dhg。
可以理解的是，还可以在所述第二半导体层上继续覆盖多个第一半导体层和第二半导体层交替的叠层结构，进而形成多个二维电子气2deg和二维空穴气2dhg的多沟道结构。
步骤十五：如图14所示，可沉积一介质层，对所述第一介质层进行光刻刻蚀，然后在其上沉积金属，从而在所述第一半导体层201沿着所述二维电子气传输方向在所述第一面处分别形成第一电极、第三电极以及沿着所述二维电子气传输方向在所述第二半导体层202上形成第二电极，其中所述第二电极位于所述第一电极和所述第三电极的中间。其中所述第一电极为源极，所述第二电极为栅极，所述第三电极为漏极。可替代的，所述第一至第三电极都形成在沿着所述二维电子气传输方向的所述第二半导体层202上。
第三实施方案
参照图15－17来描述根据第三实施方案的半导体器件及其制造方法，所示图15－17为俯视图。
所述第三实施方案与所述第一实施方案的区别在于：第三实施方案中在所述沟槽内沿着所述沟道的第一表面和第二表面的方向形成有第一半导体的第一子层2011，第三半导体203和所述第一半导体的第二子层2012层，所述第一子层、第三半导体203和所述第二子层完全填满所述沟槽使得各自的第一表面共面。可以理解的所述第三半导体层中具有p－型掺杂，或者n－型掺杂，示例性的所述p－型掺杂是p－型gan，所述n－型掺杂是n－型gan，掺杂浓度示例性的为1e17－5e19/cm3，更优的为1e+18/cm3－5e+19/cm3。所述p－型gan层可以耗尽所述第一半导体层第一面的二维电子气；所述n－型gan层可以耗尽所述第一半导体层第二面的二维空穴气，进而导致所述器件具有常闭状态；具体选择是进行p－型掺杂还是n－型掺杂视后续器件的具体类型而定，对于hemt器件则选择进行p－型掺杂，对于hhmt器件则选择进行n－型掺杂。可以理解的是，所述掺杂可以是渐变的，所其余的结构特征与所述第一实施方案相同，在此不再赘述。第三半导体在所述第一半导体第一面的投影落在所述第二电极在所述方向上的投影的范围内，或与所述第二电极在所述方向上的投影有部分的重叠范围。所述第三半导体层的设置，如其掺杂浓度、尺寸参数等可以通过器件参数设置以满足耗尽其上方95％－100％的二维电子气或二维空穴气即可，二维电荷载流子气的浓度越高，相应的掺杂浓度可以随之提高。
下面具体描述用于制造第三实施方案的半导体器件的制造方法。
步骤11’：如图15－17所示，在形成成核层106后，以成核层106为核心选择性生长第一半导体的第一子层2011，由于所述沟槽的102的存在，所述第一子层2011从成核层开始沿着所述沟槽102开始侧向外延生长，其中所述生长包括沿着沟槽的第一或第二表面的第一方向的生长，以及垂直于沟槽第三表面的生长。然后以所述第一子层2011为核心，进行掺杂的第三半导体层203的生长，所述第三半导体层203的生长同样包括沿着沟槽的第一或第二表面的第一方向的生长，也包括垂直沟槽第一表面或第二表面的第二方向的生长，以及垂直于沟槽第三表面的生长。如前所述所述第三半导体层203位于后续器件投影方向的栅极的投影范围内，或与所述栅极有部分的重叠投影范围即可。然后以所述第三半导体层203为核心，继续生长所述第一半导体层的第二子层2012，所述第二子层也可以是本征gan层或非故意掺杂gan层。所述第二子层2012的生长方向与所述第一子层或所述第三半导体层的生长方向相同。最后通过平坦化或蚀刻技术去除垂直沟槽第三表面的生长而位于所述沟槽外的所述第一子层、所述第三半导体和所述第二子层的部分，从而使得第一子层、第三半导体层和所述第二子层都位于所述沟槽内，形成具有共面的结构。所述共面结构，可以使得所述器件在形成过程中不是基本不受约束的状态，有利于形成特定的结构和尺寸，对于形成具有较高的高宽比的器件特别有利以及容易实现，丰富了除生长工艺参数调整外的实现高宽比器件的实现手段，而由于第一半导体和第三半导体在所述沟槽中的生长受到所述沟槽的第一表面和第二表面的限制，所述第一半导体层和第三半导体的生长过程避免了不能保持完全垂直或者生长面不在同一平面的情况，以及可能出现多个、复杂的生长面，极其方便的实现对器件的控制与所述电学性能的提升。
当然可以理解的是，第一子层、第三半导体层和所述第二子层也位于所述沟槽外。
第四实施方案
参照图18来描述根据第四实施方案的半导体器件及其制作方法，所示图18为俯视图。
在第三实施方案的基础上，然后沿着所述二维空穴气传输的方向上亦即背离所述二维电子气传输的方向上在所述第一半导体层201上形成第四电极404，其中所述第四电极为体电极，用于与所述第三半导体层相接触，进而能更好的控制阈值电压。可以理解的是，所述第四电极也可以在所述衬底的第四表面上形成，这里对第四电极的形成位置和方法不做具体限定，只要其能与所述第三电极形成接触即可。
第五实施方案
所述第五实施方案与所述第二实施方案或所述第三实施方案或第四实施方案的区别仅在于：对所述第一半导体层的一侧进行刻蚀，去除所述第一绝缘层101以及部分的所述衬底100，使得所述衬底具有第一表面和一低于且平行于所述第一表面的第五表面。暴露所述第一半导体层201具有自发和压电极化效应的第一面2013，当所述第一半导体层为gan时，所述第一面2013为(0001)面。而和与所述第一面2013相对的具有自发和压发极化效应第二面2014则仍被所述衬底和所述第一绝缘层掩盖，所述第二面2014为gan的(000－1)面。在所述刻蚀后的衬底100上形成一第三绝缘层107以隔离暴露的所述硅衬底，所述第三绝缘层示例性的可以为二氧化硅层。然后在所述第一半导体层201的所述第一面2013上形成第二半导体层202，所述第二半导体层是所述aln层或algan层，进而在所述第一半导体层的所述第一面2013上形成了二维电子气2deg。可以理解的是，所述第一半导体层和所述第二层可以形成多个交替的层叠结构进而形成具有多个二维电子气2deg的多沟道结构的hemt器件。
现将参照图19－21结合前述实施方案中的制造方法来示例性描述用于制造第五实施方案的半导体器件的制造方法。
步骤十二’，如图19所示，形成光刻图形，露出所述第一半导体层第一面2013侧的区域，刻蚀所述区域中所述第一绝缘层101和部分的所述衬底100的材料，暴露所述第一半导体层201具有自发和压化极化效应的第一面侧的所述第四绝缘层。与所述第一面2013相对的具有自发和压发极化效应第二面2014则仍被所述第四绝缘层、所述衬底和所述第一绝缘层包围。
步骤十三’，如图20所示，在所述刻蚀后的衬底100上通过形成一第三绝缘层107’，所述第三绝缘层示例性的可以为氧化的二氧化硅层。所述第三绝缘层隔离暴露的所述硅衬底，去除覆盖在所述第一半导体层201所述第一面2013上的所述第四绝缘层。
步骤十四’，如图21所示，然后在所述第一半导体层201的所述第一面2013上化学沉积形成第二半导体层202，所述第二半导体层可以是所述aln层或algan层，进而在所述第一半导体层的所述第一面2013上形成了二维电子气2deg。
第六实施方案
所述第六实施方案与所述第二实施方案或所述第三实施方案或第四实施方案的区别仅在于：仅对所述第一半导体层的一侧进行刻蚀，去除所述第一绝缘层101以及部分的所述衬底100，使得所述衬底具有第一表面和一低于且平行于所述第一表面的第六表面。暴露所述第一半导体层201具有自发和压化极化效应的第二面2014，当所述第一半导体层为gan时，所述第二面2014为(000－1)面。而和与所述第一面2013相对的具有自发和压发极化效应第一面2013则仍被所述衬底和所述第一绝缘层掩盖，所述第一面2013为gan的(0001)面。在所述刻蚀后的衬底100上形成一第三绝缘层107以隔离暴露的所述硅衬底，所述第三绝缘层示例性的可以为氧化的二氧化硅层。然后在所述第一半导体层201的所述第二面2014上覆盖形成第二半导体层202，所述第二半导体层是所述aln层或algan层，进而在所述第一半导体层的所述第一面2013上形成了二维空穴气2dhg。可以理解的是，所述第一半导体层和所述第二半导体层可以形成多个交替的层叠结构进而形成具有多个二维空穴气2dhg沟道结构的hhmt器件。
现将参照图22－24结合前述实施方案中的制造方法来示例性描述用于制造第五实施方案的半导体器件的制造方法。
步骤十二’，如图22所示，形成光刻图形，露出所述第一半导体层所述第二面2014侧的区域，刻蚀所述区域中所述第一绝缘层101和部分的所述衬底100的材料，暴露所述第一半导体层201具有自发和压化极化效应的第二面2014侧的所述第四绝缘层。与所述第二面2014相对的具有自发和压发极化效应第二面2011则仍被所述第四绝缘层、所述衬底和所述第一绝缘层包围。
步骤十三’，如图23所示，在所述刻蚀后的衬底100上形成一第三绝缘层107’，所述第三绝缘层示例性的可以为氧化的二氧化硅层。所述第三绝缘层隔离暴露的所述硅衬底，去除覆盖在所述第一半导体层201所述第二面2014上的所述第四绝缘层。
步骤十四’，如图24所示，然后在所述第一半导体层201的所述第二面2014上覆盖上化学沉积形成第二半导体层202，所述第二半导体层可以是所述aln层或algan层，进而在所述第一半导体层的所述第二面2014上形成了二维空穴气2dhg。
可以理解的是，所述第二、第五、第六实施方案中，还可以变化成形成光刻图形，露出相邻第一沟槽和第二沟槽之间的全部区域，刻蚀所述区域中所述第一绝缘层101和部分的所述衬底100的材料，使得所述沟槽102中的覆盖着所述第四绝缘层的所述第一半导体层突出于刻蚀后的所述衬底的第四表面，然后仅对所述第一半导体层所述第一面/第二面侧的区域进行进一步的蚀刻，露出所述衬底的第五表面或第六表面，其具体方法可参照前述实施例，在此不再赘述。
第七实施方案
所述第七实施方案与前述实施方案的区别仅在于：所述单晶成核层所在的位置对应于后续器件的第三电极(漏极)的形成位置处，此时为避免有源成核区域的晶体质量较差以及漏电流较大等问题，可以在所述单晶成核层上加入电流阻挡层，所述电流阻挡层，例如可以是重掺杂的c或fe元素的，所述c或fe的掺杂范围可以为1e17－1e20/cm3。
可替代的是，所述单晶成核层的位置还可以设置在所述第二电极和所述第三电极之间的区域。示例性的，通过将所述成核层所在的位置避开后续漏电极区域所在的位置一定的距离，从而克服上述技术问题。
其中具体所述单晶成核层的区域可以通过光刻图案的设置来打开相应的所述第一和第二沟槽的区域。
其中所述电流阻挡层的形成通过在以单晶成核层为核心进行外延生长时，进行相应的掺杂即可形成。
第八实施方案
所述第八实施方案与前述实施方案的区别仅在于：在所述第一电极区域(源极区域)和所述第三电极区域(漏极区域)进行掺杂以减低接触电阻。可以理解的是，当形成hemt器件的时候，所述源漏区域的掺杂类型是n－型；当形成hhmt器件的时候，所述源漏区域的掺杂类型是p－型。
进一步的，hemt器件中，可将所述第一电极和/或第三电极在去除所述第二半导体层后与所述第一半导体层物理接触，并与所述二维电子载流子气(2deg)形成欧姆接触，由于掺杂后的所述第一电极和所述第三电极区域的存在，通过工艺和结构的设计，这种直接与所述第一半导体层物理接触的方式，更有利于降低欧姆接触电阻。
进一步的，hhmt器件中，由于p－型欧姆接触更加难于形成，因此，当所述第一电极(和/或第三电极)在去除所述第二半导体层后与所述第一半导体层物理接触，并与所述二维空穴载流子气(2dhg)形成欧姆接触，由于掺杂后的所述第一电极和所述第三电极区域的存在，通过工艺和结构的设计，这种直接与所述第一半导体层物理接触的方式，更有利于降低欧姆接触电阻。
现将参照图25－28结合前述实施方案中的制造方法来示例性描述用于制造第八实施方案的半导体器件的制造方法。
以成核层对应于所述源极区域为例进行说明所述源漏区域的掺杂。对于成核层对应于漏极区域，或者成核层位于栅极和漏极区域之间的情况与成核层对应于所述源极区域类似，在此不再赘述。如图25所示，在形成成核层后，在以成核层为核心进行所述第一半导体层201的生长过程中，在源极区域进行相应的p－型或n－型掺杂。
可以替代的是，在以成核层为核心进行所述第一半导体层201的生长过程中，可以先不进行相应的掺杂，而生长本征的所述第一半导体层，或非故意掺杂的所述第一半导体层，而后再进行掺杂的源极区域的生长。
接着，如图26－27所示，所述掺杂的源极区域形成后，再继续进行本征的所述第一半导体层，或非故意掺杂的所述第一半导体层的外延生长形成沟道区域。可以理解的是，其中在所述第二电极对应的所述沟道区域可以选择进行相应的掺杂形成所述第三半导体层。
然后，如图28所示，可以在进一步外延生长所述第一半导体层的过程中，在漏极区域进行相应的p－型或n－型掺杂。
可以理解的是，其中所述漏极区域和源极区域的掺杂与所述第三半导体层的掺杂同时进行，或者所述漏极区域的掺杂、源极区域的掺杂和所述第三半导体层的掺杂先后进行。
第九实施方案
一种电源装置，包括上述实施方案中的半导体器件的任一种。电源装置包括有一次电路、二次电路和变压器等，其中一次电路和二次电路中均包括有开关元件，其中的开关元件采用包括上述实施方案中的半导体器件的任一种。
第十实施方案
一种手机，包括上述实施方案中的半导体器件的任一种。手机包括显示屏，充电单元等，其中的充电单元包括上述实施方案中的半导体器件的任一种。
第十一实施方案
一种放大器，所述放大器可以用于移动电话基站、光通信系统等领域中的功率放大器，所述功率放大器可以包括上述实施方案中的半导体器件的任一种。
以上结合具体的实施方案对本公开内容进行了描述，但本领域技术人员应该清楚，这些描述都是示例性的，并不是对本公开内容的保护范围的限制。本领域技术人员可以根据本公开内容的精神和原理对本公开内容做出各种变型和修改，这些变型和修改也在本公开内容的范围内。
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