芯片、数字隔离器和芯片制造方法与流程

本申请涉及半导体技术领域，具体而言，涉及一种芯片、数字隔离器和芯片制造方法。

背景技术：

在传统隔离系统中，通常采用光耦合器实现隔离，但近年来，出于对数据率、功耗、易用性等方面的需求，较多应用领域采用具有高数据率、低功耗、使用寿命较长等优势的数字隔离器来取代光耦合器。

目前，数字隔离器主要依靠制造于芯片表面的隔离器件来实现高压隔离。随着隔离器件的制造能力改进，芯片上的隔离器件的耐压能力越来越高，例如可以耐受5-10kv的高压。

但是，在一些场景下，如果仅考虑芯片上的隔离器件本身的绝缘介质或仅考虑芯片上的隔离器件本身的耐压能力，可能会忽略隔离器产品的特定连接方法所带来的耐压问题。在这种情况下，即使提高芯片上的隔离器件本身的耐压能力，也无法提升整个隔离器产品在电路系统中的隔离耐压性能。

技术实现要素：

本申请的目的在于提供一种芯片、数字隔离器和芯片制造方法，能够改善现有技术中的隔离器产品的耐压性能较弱的问题。

第一方面，本申请提供一种芯片，所述芯片包括：衬底以及设置在所述衬底上的隔离器件；

所述隔离器件包括第一导电结构、第二导电结构以及位于所述第一导电结构和所述第二导电结构之间的隔离层；

所述第一导电结构设置在所述衬底的第一表面上；

所述第二导电结构上用于设置键合引线；

其中，在所述第一表面处朝向所述衬底的第二表面的方向延伸设置有绝缘层包边，所述绝缘层包边将所述第一表面与所述第二表面之间的导电区域全部或部分包裹，所述芯片的外表面用于填充封装材料以形成封装体。

在上述芯片结构中，芯片的衬底上设置有隔离器件，由于在芯片的衬底上设置有绝缘层包边，且该绝缘层包边是在衬底的第一表面上朝向衬底的第二表面的方向延伸包裹衬底的，因此，在芯片上存在键合引线的情况下，通过该绝缘层包边和填充形成的封装体能够提升整个芯片的封装耐压性能，可以打破产品耐压瓶颈。相较于现有技术中仅考虑芯片上的隔离器件本身耐压能力而无法进一步提升产品耐压性能的处理方式，上述的芯片结构可以改善因芯片上设置键合引线以后所带来的隔离耐压问题，即使在芯片上设置了难以改动的键合引线，也可以基于上述的绝缘层包边结构提升隔离耐压性能。

在可选的实施方式中，所述绝缘层包边是在芯片加工过程中，通过在晶圆上的指定位置处开设第一沟槽并在所述第一沟槽中设置第一介质层后，对所述指定位置进行切割后在所述第一表面的边缘区域形成的结构。

通过上述实施方式，可以在现有技术中难以对切割后得到的独立芯片进一步提升耐压性能的情况下，通过对晶圆的特定处理而切割得到带有绝缘层包边的芯片，基于该实施方式可得到隔离耐压能力更强的芯片。

在可选的实施方式中，所述绝缘层包边与所述封装体之间满足第一表达式的耐压关系：

所述第一表达式包括：0.5×tox×eox<ht×et<2×tox×eox；

其中，ht表示所述第一沟槽的深度，tox表示在所述第一沟槽中设置的所述第一介质层的厚度，eox表示所述第一介质层的单位厚度耐压能力，所述第一介质层在芯片加工过程结束后成为所述绝缘层包边，et表示在所述绝缘层包边的外表面填充的所述封装体的单位厚度耐压能力。

通过上述实现方式，可以延长衬底与键合引线之间的击穿路径，可提升芯片的隔离耐压性能。

在可选的实施方式中，所述绝缘层包边与所述封装体之间满足第二表达式的耐压关系；

所述第二表达式包括：ht×et<tox×eox。

通过上述实现方式，可以完全利用整个第一沟槽的深度，可延长衬底与键合引线之间的击穿路径，使得芯片的隔离耐压能力得到优化。

在可选的实施方式中，所述指定位置是所述晶圆的切割道，所述第一沟槽在垂直于所述切割道的第一方向上的宽度大于刀具的宽度，所述刀具用于对所述切割道进行切割。

通过上述实现方式，对第一沟槽的上述限制有利于保障在切割完晶圆以后，能够在芯片的侧边切割面暴露出绝缘层包边，并且暴露出的绝缘层包边对衬底的特定区域有包覆隔离作用。

在可选的实施方式中，所述第一沟槽在平行于所述切割道的第二方向上的宽度满足第三表达式；

所述第三表达式包括：

其中，ab表示所述第一沟槽在平行于所述切割道的第二方向上的宽度，w1′w2表示所述第一沟槽的深度，w2w3表示所述第一沟槽在所述第一表面上的边缘到所述键合引线之间的最短距离。

通过上述实现方式，可以避免绝缘层包边上的一些特殊位置(例如ab这条线段的两端)成为击穿弱点，且易于实施。

第二方面，本申请提供一种数字隔离器，包括前述第一方面所述的芯片。以此可以提升数字隔离器的隔离耐压能力。

第三方面，本申请提供一种芯片制造方法，所述方法包括：

在待处理晶圆的切割道上刻蚀形成第一沟槽；

在所述第一沟槽中形成第一介质层；

对于包含所述第一介质层以及隔离器件的待切割晶圆，采用刀具对所述第一沟槽对应的所述切割道进行切割，以从所述待切割晶圆上切割得到具有绝缘层包边的芯片，所述芯片包括：衬底以及设置在所述衬底上的所述隔离器件，所述隔离器件包括：第一导电结构、第二导电结构以及位于所述第一导电结构和所述第二导电结构之间的隔离层，所述第一导电结构设置在所述衬底的第一表面上，所述绝缘层包边是由所述第一介质层从所述第一表面处朝向所述衬底的第二表面的方向延伸形成的，所述绝缘层包边将所述第一表面与所述第二表面之间的导电区域全部或部分包裹；

对于切割得到的所述芯片，在所述第二导电结构上设置键合引线；

在所述芯片的外表面上填充第二介质层，作为所述芯片的封装体。

在上述方法中，通过在切割晶圆之前先开设第一沟槽并在第一沟槽中形成第一介质层，基于此进行晶圆切割并进行加工，提供了一种可以得到前述第一方面的芯片结构的实施方法，在基于此得到的芯片被应用于电路系统时，具有上述芯片结构的电路系统或隔离器产品的隔离耐压性能可得到提升。在芯片上存在键合引线的情况下，通过芯片的绝缘层包边和封装体能够提升整个芯片的封装耐压性能，可以打破产品耐压瓶颈。

在可选的实施方式中，所述在待处理晶圆的切割道上刻蚀形成第一沟槽，包括：

在对所述待处理晶圆完成芯片的部分后道工艺以后，在所述待处理晶圆的切割道上刻蚀形成第一沟槽，所述待处理晶圆上包括各个芯片的衬底以及各个芯片的所述隔离器件；

所述在所述第一沟槽中形成第一介质层，包括：

以沉积工艺在所述第一沟槽中形成第一介质层，得到所述待切割晶圆。

通过上述实现方式，提供了一种能够在完成前道工艺的情况下得到前述第一方面的芯片结构的实现方式。

在可选的实施方式中，所述在对所述待处理晶圆完成芯片的部分后道工艺以后，在所述待处理晶圆的切割道上刻蚀形成第一沟槽，包括：

在完成芯片的后道工艺总光刻次数的70％以上之后，在所述切割道上通过进行绝缘层刻蚀和深硅刻蚀，形成所述第一沟槽。

通过上述实现方式，有利于降低对于光刻结果的影响。

在可选的实施方式中，所述在待处理晶圆的切割道上刻蚀形成第一沟槽，包括：在芯片制作过程的前道工艺中，在所述待处理晶圆的切割道上刻蚀形成第一沟槽；

所述在所述第一沟槽中形成第一介质层，包括：以氧化工艺或沉积工艺在所述第一沟槽中形成第一介质层，得到被所述第一介质层覆盖的衬底作为待处理结构；

在采用刀具对所述第一沟槽对应的所述切割道进行切割之前，所述方法还包括：在所述待处理结构上形成各个芯片的所述隔离器件，得到所述待切割晶圆。

通过上述实现方式，提供了一种能够在芯片加工的前端(前道)工艺完成第一沟槽和第一介质层的设置实现方式。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为现有技术中的一种隔离器产品的芯片上与隔离器件有关的部分结构示意图。

图2为现有技术中的一种芯片的剖面结构示意图。

图3为现有技术中的一种晶圆切割原理图。

图4为本申请实施例提供的一种芯片的剖面结构示意图。

图5为本申请实施例提供的一种晶圆的部分结构俯视图。

图6为本申请实施例提供的一种晶圆的第一沟槽分布示意图。

图7为本申请实施例提供的一种第一沟槽的尺寸示意图。

图8为本申请实施例提供的一种芯片制造方法的流程图。

图9为本申请实施例提供的一种待处理晶圆的示意图。

图10为基于图9所示的结构设置第一开口后得到的待处理晶圆的示意图。

图11为基于图10所示的结构开设第一沟槽后得到的沟槽加工结果示意图。

图12为基于图11所示的结构形成第一介质层后得到的加工结果示意图。

图13为基于图12所示的结构得到的待切割晶圆的示意图。

图14为本申请实施例提供的另一种待处理晶圆被开设第一沟槽后得到的沟槽加工结果示意图。

图15为基于图14的结构形成第一介质层后得到的加工结果示意图。

图16为基于图15所示的结构得到的待切割晶圆的示意图。

附图标记：10-第一导电结构；20-第二导电结构；30-衬底；40-键合引线；50-隔离层；60-蓝膜；101-绝缘介质层；102-金属层；200-刀具；201-第一沟槽；202-第一介质层；301-切割区域；302-中心线。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

如背景技术所述，对于需要实现隔离作用的芯片，芯片上会集成能够发挥隔离作用的隔离器件。通常情况下，如果想要提升芯片的耐压隔离性能，会从隔离器件着手，通过一些处理方式来提升隔离器件本身的绝缘性能，例如，如果以电容作为一个芯片上的隔离器件，会通过改变该电容的两极板之间的距离、更换该电容的两极板之间的介质材料等方式来提升该电容本身的耐压能力。

但是，发明人经过研究发现，改变隔离器件本身的绝缘性能的方式只能对部分情况下的芯片进行性能提升。发明人发现，如果仅仅是持续提升隔离器件本身的耐压隔离性能，整个芯片的耐压隔离能力会很快到达一个耐压瓶颈。如果仅考虑芯片上的隔离器件本身的耐压能力，却未关注隔离器产品的特定连接方法所带来的耐压问题、未关注芯片产品的封装结构对于隔离器的特定连接结构所造成的耐压能力制约情况，会出现即使增强芯片上的隔离器件本身的耐压能力，也无法进一步提升整个芯片的隔离耐压能力的情况。

例如，在芯片上设置提供连接功能的键合引线以后，与隔离器件连接的键合引线所带来的耐压问题可能难以仅仅通过更换芯片上的隔离器件的方式来改善。在这种情况下，芯片的封装技术逐渐成为产品耐压的主要瓶颈。

下面将介绍现有芯片的哪些因素对于产品的隔离耐压性能有影响。

请参阅图1，图1为一种隔离器产品的芯片上与隔离器件有关的部分结构示意图。

图1所示的结构中，衬底30具有导电能力，在该衬底30的表面上制造有集成电路，通常包括但不限于放大器、比较器、驱动器等电路模块。在该衬底30的第一表面(对应图1中的“q”处所指的表面)上还制造有隔离器件，该隔离器件主要包括三个部分：第一导电结构10、第二导电结构20以及位于第一导电结构10和第二导电结构20之间的隔离层50，在该第二导电结构20上引出设置了一条或多条键合引线40(bondingwire)。

对于隔离器件，其两个导电结构之间通过设置绝缘介质来作为隔离层50，从而实现隔离耐压作用，两个导电结构之间的间距为d1，该隔离层50的材料通常是二氧化硅，大多具有400-800v/um的耐压能力。例如10um的二氧化硅可以在第一导电结构10和第二导电结构20之间实现4000-8000v的耐压能力。后续为方便描述，将以耐压能力400v/um为例进行介绍。如果以该隔离层50的单位厚度耐压能力为400v/um为例，那么10um的隔离层50可实现4000v耐压。现有技术中通常是对隔离器件的第一导电结构10、第二导电结构20、隔离层50这些部分进行改进，从而以提升隔离器件本身耐压性能的方式来增强芯片整体的隔离耐压性能。

发明人经过研究发现，当在第二导电结构20上设置键合引线40后将芯片投入使用时，键合引线40的电压几乎和第二导电结构20的电压一致，而衬底30的电压与第一导电结构10的电压非常接近(不超过芯片的供电电压，一般为几伏)，从键合引线40到芯片边缘的距离d2虽然大于隔离层50的厚度d1，但是d2对应的路径部分，其主要耐压能力是通过芯片外表面填充的环氧塑封料所形成的封装结构提供的，而环氧塑封料的耐压能力远低于隔离器件的隔离层50处的二氧化硅，如果以d2＝200um，环氧塑封料的单位厚度耐压能力为18v/um为例，那么d2(键合引线40与衬底30之间)对应的耐压能力仅有3600v<4000v(4000v是前述d1对应的耐压能力)，即，键合引线40与衬底30之间的耐压值低于第一导电结构10和第二导电结构20之间的耐压值，那么整个芯片对应的电路系统将会在d2对应的路径上被击穿，此时无论如何提高隔离层50的厚度或者隔离器件的加工制造工艺，都无法改变键合引线40与衬底30之间(d2对应的位置)的耐压情况，换言之，整个电路系统的耐压能力是被d2这一距离所限制的。

本领域技术人员指导，键合引线40的弧度和高度是被加工制造工艺、塑封流体力学等诸多因素所限制的，不能随意调整，所以发明人认为，仅仅提高芯片上隔离器件d2处的耐压对于整个芯片系统的耐压能力帮助有限，当d2处的耐压足够高时，系统的耐压能力的瓶颈就在键合引线40和衬底30之间。

图2是图1所示结构对应的一种剖面结构示意图，相较于图1，在图2中示出了更多的芯片细节。

在图2中，在芯片的衬底30的第一表面上设置有前述的隔离器件(包括第一导电结构10、第二导电结构20和隔离层50)，芯片中衬底30的第一表面上还设置有其他被绝缘介质层101所覆盖的金属层102。芯片周围采用环氧塑封料进行塑封填充，塑封填充形成的结构记为塑封体或封装体。

但是，衬底30侧面的w1处的位置(绝缘介质层101的下表面以下的侧面位置)是没有被覆盖的，因此，从w1处到键合引线40之间的最短路径是：从w1处经过绝缘介质层101的上表面w2处再到键合引线40上的w3处这段路径(即w1-w2-w3)的最短距离所对应的路径。在现有技术中，从w1处经过w2再到w3的距离接近于图1中的d2。通常情况下，w1至w2之间的距离是很小的，大致在10um的量级，而w2至w3之间的距离比较大，通常在100-300um的量级，因此在现有技术中，主要的耐压能力是由w2至w3之间填充的塑封材料承担的。

下面将进一步介绍为什么在现有技术下很难进一步提高整个芯片系统的隔离耐压能力。

目前，如图3所示，一组还未设置键合引线40的芯片都被制造在一个完整的晶圆表面，并且重复排列(即，一个晶圆上有很多重复的芯片颗粒)，如果需要得到独立的芯片需要对晶圆进行切割。

在一个实例中，在对晶圆进行切割时，会将晶圆粘贴在蓝膜60上，然后通过高速旋转的切割刀片(记为刀具200)对晶圆进行切割，以对晶圆上的各个芯片进行分离。其中，为了避免在切割过程中损坏各芯片的有效电路模块，会在各个芯片之间预留专用的切割道e-f(也称为划片道)，切割道的宽度范围大致在40-200um。当刀具200将晶圆从e-f之间切开时，被分离的两个芯片的衬底30就从切割位置的侧面裸露出来，也就形成了图2中的w0和w1对应的切割面。而一旦衬底30上的w0和w1对应的切割面被裸露出来，以目前现有技术的工艺是无法在后续工艺中再将这个切割面或这个切割面上的部分区域再封闭起来的。

有鉴于此，发明人经过研究提出以下实施例予以改善。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

实施例一

本实施例提供一种芯片，请参阅图4，图4为本申请实施例提供的一种芯片的结构示意图。

如图4所示，本申请实施例提供的芯片包括：衬底30以及设置在衬底30上的隔离器件。该芯片可称为隔离器芯片。

该衬底30可以是硅衬底30，具有导电能力。除了隔离器件以外，该芯片的衬底30上还可以集成设置其他的电路模块(例如放大器、比较器、驱动器等)，这些电路模块可独立或配合隔离器件实现芯片功能，本申请不对芯片中除了隔离器件以外的其他电路模块作限制。

其中，隔离器件包括第一导电结构10、第二导电结构20以及位于第一导电结构10和第二导电结构20之间的隔离层50。

该隔离层50的材料可以是二氧化硅，用于为隔离器件提供隔离耐压能力。可选地，该隔离层50的厚度大于或等于5微米。在一个实例中，该隔离层50的单位厚度耐压能力可以处于400-800v/um之间。

该隔离器件的第一导电结构10设置在衬底30的第一表面上(第一表面的位置可视为与图1中的“q”处相同)。

第二导电结构20上用于设置键合引线40。第二导电结构20上可以设置一条或多条键合引线40，该芯片可基于键合引线40与外部的其他电路连接。

可选地，该隔离器件可以是基于电容、变压器或巨磁阻电阻网络的原理制造的器件。在一个实例中，隔离器件以电容隔离原理工作，第一导电结构10、第二导电结构20分别是电容的下极板、上极板，上极板和下极板通常选用形状、尺寸相近的矩形结构，下极板与衬底30的第一表面上的一些集成电路连接。在另一个实例中，隔离器件以变压器隔离原理工作，第一导电结构10、第二导电结构20分别是变压器的底层螺线形线圈、顶层螺线形线圈，底层螺线形线圈与衬底30的第一表面上的一些集成电路连接。再一个实例中，隔离器件以巨磁阻隔离原理工作，第一导电结构10、第二导电结构20分别是巨磁阻电阻网络的巨磁阻电桥、螺旋形线圈，巨磁阻电桥与衬底30的第一表面上的一些集成电路连接。具体的隔离器件、制造该隔离器件的技术均不应理解为对本申请构成限制。

在本申请实施例中，在第一表面处朝向衬底30的第二表面的方向延伸设置有绝缘层包边，该绝缘层包边将第一表面与第二表面之间的导电区域全部或部分包裹。该芯片的外表面可填充封装材料(这里的封装材料可以与现有技术中填充的塑封材料相同)以形成封装体。第一表面、第二表面可分别视为衬底30的顶面、底面。

对于已经具有上述绝缘层包边的芯片结构，可以在设置完键合引线40以后采用塑封材料进行填充，以生成芯片外表面的封装体。即，该封装体的材料可以是环氧塑封料。该封装体的单位厚度耐压能力低于隔离层50的单位厚度耐压能力，且低于绝缘层包边的单位厚度耐压能力。

在本申请实施例中，该绝缘层包边是在芯片加工过程中，通过在晶圆上的指定位置处开设第一沟槽201并在第一沟槽201中设置第一介质层202后，对指定位置进行切割后在第一表面的边缘区域形成的结构。该第一介质层202可以是二氧化硅(即，可与隔离层50的材料相同)。

在现有技术中难以对切割后得到的独立芯片进一步提升耐压性能的情况下(理由已经在前述描述中介绍过，此处不再赘述)，通过对晶圆的特定处理(在指定位置处设第一沟槽201、第一沟槽201中设置第一介质层202以后再切割晶圆)，从而切割得到带有绝缘层包边的芯片，可以得到隔离耐压能力更强的芯片。

以开设的第一沟槽201深度为100um，在第一沟槽201中设置的第一介质层202的单位厚度耐压能力为450v/um，并且为芯片填充的塑封材料的单位厚度耐压能力为18v/um为例，只要在第一沟槽201中形成的绝缘层(第一介质层202)达到4.5um，那么位于该第一沟槽201顶部区域的衬底30内侧p2点(见图4)与衬底30外侧的p1点之间的耐压能力就有1800v。而第一沟槽201底部的w1’点到该第一沟槽201顶部的w2点之间的间距为100um，该w2点也可视为绝缘介质层101的上表面上靠近第一沟槽201底部w1’最近的点，因此，w1’到w2之间的耐压值增加到了1800v，再加上w2到w3(w3是键合引线40上靠近w2最近的点)之间的3600v耐压，那么w1’经过w2再到w3的路径总耐压能力提升到了5400v(即，1800v+3600v)。

以前述d1对应的隔离器件的4000v为参照可以证明，通过本申请实施例提供的芯片结构，可有效提升芯片的隔离耐压能力。如果以现有技术的处理方式会导致隔离耐压能力被限制在3600v(达不到隔离器件的4000v)，而基于本申请实施例的原理可以提升衬底30到键合引线40之间的总耐压能力，例如上述实例中从w1’经过w2再到w3的路径总耐压能力达到5400v，已经超过了隔离器件的第一导电结构10与第二导电结构20之间的耐压值4000v，因此，提升了整个电路系统的隔离耐压能力，使得该芯片的隔离器件的4000v隔离耐压能力有效，芯片整体上可以支持4000v的隔离耐压能力(比3600v大)。

需要说明的是，本例中的数值仅是为了与现有技术进行对比所取的实施例，在实际应用中可以采用其他深度的第一沟槽201、其他单位厚度耐压能力的第一介质层202来形成绝缘层包边。

在本申请实施例中，为了延长衬底30与键合引线40之间的击穿路径，为了提升w1’-w2-w3这段路径的总体耐压能力，可以将绝缘层包边与封装体设置为满足第一表达式的耐压关系。

该第一表达式可包括：0.5×tox×eox<ht×et<2×tox×eox。

其中，ht表示第一沟槽201的深度，tox表示在第一沟槽201中设置的第一介质层202的厚度，eox表示第一介质层202的单位厚度耐压能力，第一介质层202在芯片加工过程结束后成为绝缘层包边，et表示在绝缘层包边的外表面填充的封装体的单位厚度耐压能力。

该et还可理解为另一种含义：et表示被填充的第二介质层的单位厚度耐压能力，该第二介质层是在第一沟槽201对应的区域(指的是绝缘层包边的外壁区域)及整个芯片的外表面空间填充的塑封材料，该第二介质层在芯片加工过程结束后(是指完成芯片封装后)成为上述的封装体。

可选的，可以通过合理设置第一介质层202，使得形成于第一沟槽201处的第一介质层202的整体耐压能力(包括p1与p2这两点之间的耐压能力)与第一沟槽201的厚度所对应的耐压能力更接近，即，尽可能提升p1与p2这一距离下的隔离耐压能力。

如果该第一介质层202较厚，那么从衬底30到键合引线40之间的击穿路径是从第一沟槽201底部的w1’再到芯片顶部的w2再到键合引线40的w3，如果该第一介质层202较薄，那么击穿路径是从该第一沟槽201的某个深度位置wx处到该芯片顶部的w2再到键合引线40的w3处(见图4)。但是，无论是这两种情况中的哪种情况，其击穿路径都比现有技术(图2中的w1-w2-w3)更长，因此，都可以提升芯片的隔离耐压能力。

可选的，为了充分利用整个第一沟槽201的深度ht，使得在开设深度为ht的第一沟槽201的情况下，能够以尽可能长的击穿路径来得到隔离耐压性能更佳的芯片，绝缘层包边(第一介质层202)与封装体(第二介质层)之间可以设置为满足第二表达式的耐压关系。

该第二表达式可包括：ht×et<tox×eox。

以此可延长衬底30与键合引线40之间的击穿路径，使得芯片的隔离耐压能力得到优化。

对于本申请实施例提供的上述芯片结构，由于芯片的衬底30上设置有隔离器件，并且在芯片的衬底30上设置有绝缘层包边，并且该绝缘层包边是在衬底30的第一表面上朝向衬底30的第二表面的方向延伸包裹衬底30的，因此，在芯片上存在键合引线40的情况下，通过该绝缘层包边和填充形成的封装体能够提升整个芯片的封装耐压性能，可以打破产品耐压瓶颈。相较于仅考虑芯片上的隔离器件本身耐压能力而无法进一步提升产品耐压性能的处理方式，上述的芯片结构可以改善因芯片上设置键合引线40以后所带来的隔离耐压问题，即使在芯片上设置了难以改动的键合引线40，也可以基于上述的绝缘层包边结构提升隔离耐压性能。在一些应用场景下，可将键合引线40、封装体视为本实施例提供的芯片的一部分。

下面将对第一沟槽201的位置进行介绍，可视为对第一沟槽201的位置优化。

本领域技术人员应当知道，通常情况下，在芯片上形成较大深度的沟槽会带来较大的应力，而如果应力没有控制好，容易导致晶圆或者芯片碎裂。此外，从监控芯片制造质量的角度考虑，可能需要在晶圆的切割道中放置一些pcm结构(processcontrolmonitor)，用于在加工过程中实时监控产品的质量。因此，本申请实施例针对这两方面的考虑，对第一沟槽201的位置进行了优化。

请参阅图5，图5为一种晶圆的局部俯视图，为了简化说明，仅示出了四个芯片的边界和该四个芯片的隔离器件中的第二导电结构20。在图5中，每个芯片对应的虚线表示完成切割后的后续键合引线40的打线方向，并非芯片上的实体结构，图5中的四个芯片之间是设置切割道的切割区域301(图5中的“301”区域可包括图3中的“e-f”区域)。

基于上述关于绝缘层包边的介绍，用于开设第一沟槽201的指定位置是晶圆的切割道。如图6所示，第一沟槽201的范围必须覆盖切割道的中心线302，以此保证切割完成时能够将绝缘层包边暴露出来。其中，图6中的a、b、c、d分别是第一沟槽201上的四个角点。

其中，第一沟槽201在垂直于切割道的第一方向上的宽度(ad＝bc)大于刀具200的宽度，刀具200用于对切割道进行切割。以此可以使得在切割完晶圆以后，能够在芯片的侧边切割面暴露出绝缘层包边(即，芯片的侧边仍有第一介质层202覆盖)，并且暴露出的绝缘层包边对衬底30的特定区域(该特定区域是指在衬底30的切割面中，从衬底30的第一表面朝向第二表面的方向的部分或全部导电区域)有包覆隔离作用。

可选的，第一沟槽201在垂直于切割道的第一方向上的宽度可大于刀具200宽度的两倍及以上。第一沟槽201在垂直于切割道的第一方向上的宽度可表示为ad＝bc，可记为第一宽度，ad＝bc>刀具200宽度的3倍。

其中，第一沟槽201在平行于切割道的第二方向上的宽度(ab＝cd)要足够大，可以基于图7所示原理图确定第一沟槽201在平行于切割道的第二方向上的宽度。第二方向与第一方向垂直。

如果在开设第一沟槽201时，保证w3-w4(见图7)这一路径的距离不小于w1’-w2-w3这一路径的距离，则可以避免在第一沟槽201中形成第一介质层202后，在上述w2处以外的w4、w5等位置形成新的击穿弱点。其中，w4、w5分别对应的是图6中的a、b位置。

为了避免w2以外的w4、w5等位置成为新的击穿弱点，可按照以下要求设置第一沟槽201：基于此可以得到：

即，w2w4表示第一沟槽201在平行于切割道的第二方向上的宽度的一半。而在具体实施时，出于设计精度的考虑，可以将第一沟槽201在平行于切割道的第二方向上的宽度(ab＝cd＝2·w2w4，可记为第二宽度)范围放宽一些，例如可设置为满足第三表达式的要求。

第三表达式可包括：

其中，ab表示第一沟槽201在平行于切割道的第二方向上的宽度，w1′w2表示第一沟槽201的深度，w2w3表示第一沟槽201在第一表面上的边缘到键合引线40之间的最短距离。

通过上述的实现方式，可以避免绝缘层包边上的一些特殊位置(例如ab这条线段的两端)成为击穿弱点，且易于实施。

实施例二

本实施例提供一种数字隔离器(图未示)。该数字隔离器包括前述实施例一所提供的芯片。该数字隔离器中还可包括其他集成的电路模块。关于该数字隔离器中带有隔离器件的芯片的具体细节请参考前述实施例一提供的有关于芯片的内容(例如关于绝缘层包边、封装体、隔离器件等内容可参照与图4所示结构有关的内容)，本实施例不再赘述。

由于该数字隔离器具有前述实施例一提供的具备绝缘层包边的芯片，因此可以提升数字隔离器的隔离耐压能力。

实施例三

本实施例提供一种晶圆，本实施例中所指的晶圆是指待切割的晶圆，关于本实施例提供的晶圆可以参考前述实施例一中介绍的有关于晶圆的内容(例如可参考图6及与图6有关的结构)。

本实施例提供的晶圆包括：多个芯片，该多个芯片之间设置有切割道，该切割道上开设有第一沟槽201。该第一沟槽201中设置有第一介质层202。

该多个芯片中的任一芯片包括：衬底30以及设置在衬底30上的隔离器件，该隔离器件包括第一导电结构10、第二导电结构20以及位于第一导电结构10和第二导电结构20之间的隔离层50。

该衬底30具有导电能力，可以是硅衬底30。该隔离层50具有良好的隔离耐压性能，材料可以是二氧化硅。该隔离层50的厚度可以大于或等于5微米。

该第一导电结构10设置在衬底30的第一表面上。该第二导电结构20上用于设置键合引线40。

其中，本实施例提供的晶圆能够在被刀具200沿着切割道进行切割后，得到具有绝缘层包边的芯片，该绝缘层包边是在第一表面处朝向衬底30的第二表面的方向延伸形成的，该绝缘层包边将第一表面与第二表面之间的导电区域全部或部分包裹，该芯片的外表面上用于填充第二介质层作为封装体。

关于本实施例提供的晶圆或芯片的其他细节，可参考实施例一的相关描述，本实施例中不再赘述。

通过本实施例提供的晶圆能够得到前述实施例一提供的芯片，有利于从封装耐压的角度提升芯片的隔离耐压性能。

实施例四

本实施例提供一种晶圆芯片制造方法。

请参阅图8，本实施例提供的一种芯片制造方法包括步骤s41-s45。

s41：在待处理晶圆的切割道上刻蚀形成第一沟槽201。

s42：在第一沟槽201中形成第一介质层202。

其中，关于第一沟槽201的内容可参考实施一中的有关描述，例如对于第一沟槽201的位置优化、第一介质层202的耐压设置要求等，可以参考实施例一中与第一表达式、第二表达式、第三表达式有关的内容。

s43：对于包含第一介质层202以及隔离器件的待切割晶圆，采用刀具200对第一沟槽201对应的切割道进行切割，以从待切割晶圆上切割得到具有绝缘层包边的芯片。

其中，通过s43切割得到的芯片包括：衬底30以及设置在衬底30上的隔离器件，该隔离器件包括：第一导电结构10、第二导电结构20以及位于第一导电结构10和第二导电结构20之间的隔离层50，第一导电结构10设置在衬底30的第一表面上，绝缘层包边是由第一介质层202从第一表面处朝向衬底30的第二表面的方向延伸形成的，绝缘层包边将第一表面与第二表面之间的导电区域全部或部分包裹。

s44：对于切割得到的芯片，在第二导电结构20上设置键合引线40。

s45：在芯片的外表面上填充第二介质层，作为芯片的封装体。

在上述s41-s45的方法中，通过在切割晶圆之前先开设第一沟槽201并在第一沟槽201中形成第一介质层202，基于此进行晶圆切割并进行加工，提供了一种可以得到前述实施例一提供的芯片结构的工艺实施方法，在基于此方法得到的芯片被应用于电路系统时，具有绝缘层包边和封装体的芯片对于整个电路系统或隔离器产品的隔离耐压性进行有效提升。在芯片上存在键合引线40的情况下，通过芯片的绝缘层包边和封装体能够提升整个芯片的封装耐压性能，可以打破产品耐压瓶颈。关于该方法中与芯片的结构有关的内容可参考前述实施例一中的相关描述。

下面将提供两种实施方式以对本实施例提供的芯片制造方法进行介绍。该两种实施方式的区别在于：设置第一沟槽201和第一介质层202的时机不同。第一种实施方式是在后道工艺中设第一沟槽201和第一介质层202，而第二种实施方式是在芯片制造前端工艺(是指前道工艺)中设第一沟槽201和第一介质层202。

其中，后道工艺的英文全称是back-endoflayout，简称beol，前道工艺的英文全称是front-endoflayout，简称feol。前道工艺和后道工艺的划分是以contact(互连)工艺来进行分界的，进行互连以前的工艺通常称为前道工艺，反之称为后道工艺(通常包括铜互连)。

由于在芯片制造领域，前道工艺和后道工艺的常规流程对于本领域技术人员而言是通用的，因此本申请不对具体的工艺细节进行介绍。在本实施例提供的方法中，只要能够在执行晶圆切割步骤以前得到符合要求的待切割晶圆，然后通过s43-s45的步骤得到包含绝缘层包边和封装体的芯片结构即可。

第一种实施方式，s41的执行时机选取在芯片后道工艺流程中。

即，s41可包括：s411。

s411：在对待处理晶圆完成芯片的部分后道工艺以后，在待处理晶圆的切割道上刻蚀形成第一沟槽201，待处理晶圆上包括各个芯片的衬底30以及各个芯片的隔离器件。

其中，可以在完成芯片的后道工艺总光刻次数的70％以上之后，在切割道上通过进行绝缘层刻蚀和深硅刻蚀，形成第一沟槽201。图9示出了在执行s411之前的待处理晶圆的加工状态，在图9中，e、f之间的区域视为待处理晶圆的切割道，该待处理晶圆包括被相邻的芯片组件(带有隔离器件)共享的衬底30，在图9所示的状态示意图中，此时的芯片后道工艺只剩下最后一层介质层未沉积，其他必要工艺均已完成。其中，该最后一层介质层可以是前述的绝缘介质层101，需要在塑封之前形成。

在完成后道工艺总光刻次数的70％以上时才开始刻蚀第一沟槽201的原因是：因为接下来的工艺会增加芯片表面的不平坦性，比较适合在后段线宽较大时进行，基于此选择刻蚀第一沟槽201的时机从而执行上述的方法可以降低对于光刻结果的影响。

基于s411，在刻蚀形成第一沟槽201后，基于图9所示的结构，在图9所示的芯片表面设置第一开口。其中可通过旋涂光刻胶并曝光显影的方式，使得第一开口的位置处于切割道的范围内(切割道位于晶圆上相邻的芯片之间，切割道中未制造具有实际功能电路的区域)，得到如图10所示的加工结果。然后可使用刻蚀机(例如氧化物刻蚀机和深反应硅刻蚀机)来刻蚀形成第一沟槽201，可得到如图11所示的沟槽加工结果。

在通过s411的实现方式形成第一沟槽201的情况下，上述s42可包括：s421。

s421：以沉积工艺在第一沟槽201中形成第一介质层202，得到待切割晶圆。

示例性地，基于图11得到的沟槽加工结果，在此基础上可以进行沉积，可沉积形成第一介质层202(还可沉积形成前述的绝缘介质层101)，使得第一沟槽201中存在耐压性能较好的第一介质层202，沉积结果如图12所示。其中，在形成第一介质层202以后，可以对部分位置形成的第一介质层202进行开设第二开口，以使得隔离器件中第二导电结构20的焊接位置露出，可得到如图13所示的加工结果。即，此处的部分位置是指第二导电结构20所在的位置。通过开设第二开口有利于设置键合引线40。图13的结构可作为待切割晶圆。

可选的，根据芯片结构的设计需求，开设第二开口的时机可以是在切割之前，也可以是切割之后，只要能够为键合引线40的设置提供打线空间即可。

在基于该第一种实施方式来执行前述s41-s45的方法，完成晶圆切割并设置好键合引线40、封装完成以后，可得到图4所示的芯片结构(图4中未标示封装体，但整个芯片中除了需要裸露的键合引线40以外，其余的区域可视为通过塑封材料完成了封装)。

可以理解的是，实施例一中关于第一沟槽201、绝缘层包边(第一介质层202)的内容在本实施例中仍然适用，相同部分可相互参照。

第二种实施方式，s41的执行时机选取在芯片的前道工艺流程中。该第二种实施方式与前述第一种实施方式类似，区别在于形成第一沟槽201和第一介质层202的具体工艺。在该第二种实施方式中，允许在芯片制造工艺的前端(前道工艺)完成氧化物沟槽的制造，从而形成第一沟槽201。

即，s41可包括：s412。

s412：在芯片制作过程的前道工艺中，在待处理晶圆的切割道上刻蚀形成第一沟槽201。

示例性地，考虑到芯片制造过程中会使用sti(浅槽隔离工艺)或者locos(局部硅氧化工艺)来完成芯片制造，例如会通过氧化方式形成几百纳米至几十个微米厚的氧化物，所以可以在对芯片进行极性sti或者locos工艺前，在衬底30的第一表面上通过刻蚀的方式形成深宽比大于5：1的第一沟槽201，可得到如图14所示的沟槽加工结果(此时还未在衬底30上得到加工完成的隔离器件)。

基于s412，上述方法中的s42可以包括：s422。

s422：以氧化工艺或沉积工艺在第一沟槽201中形成第一介质层202，得到被第一介质层202覆盖的衬底30作为待处理结构。

示例性地，基于图14所示的结构，可以在sti或locos工艺流程中，通过氧化工艺或者沉积工艺将第一沟槽201中填充满第一介质层202(例如可填充氧化硅)，得到图15所示的待处理结构(此时还未在衬底30上得到加工完成的隔离器件)。

然后可以在待处理结构的基础上，形成各个芯片的隔离器件，得到待切割晶圆，可得如图16所示的待切割晶圆。例如可对待处理结构进行表面平坦化处理(通常情况下的sti工艺默认有后续的平坦化步骤)，然后对经过平坦化的待处理结构进行后续的芯片制造流程，以在待处理结构上形成各个芯片的电路模块，例如，在待处理结构上形成各个芯片的隔离器件(还可在隔离器件上形成前述的绝缘介质层101)。基于此得到包含第一介质层202以及隔离器件的待切割晶圆。

类似第一种实现方式，在以第二种实现方式进行加工处理后，也能够切割得到衬底30的第一表面周围具有氧化物的包边(即前述的绝缘层包边)，起到提升隔离耐压能力的作用。

在本申请所提供的实施例中，应该理解到，所实施例，可以通过其它的方式实现。以上所描述的实施例仅仅是示意性的，例如，晶圆加工过程可以通过其他的工艺技术实现，芯片上除了隔离器件以外还可以有其他更丰富的电路功能模块。

需要说明的是，术语“上”、“下”、“内”、“外”、“水平”、“垂直”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的器件或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。“水平”、“垂直”等术语并不表示要求部件绝对水平或悬垂，而是可以稍微倾斜。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。