一种三维存储器及其制作方法与流程

1.本发明属于半导体集成电路技术领域，涉及一种三维存储器及其制作方法。


背景技术：

2.三维存储器包括3d nor(3d或非)闪存和3d nand(3d与非)闪存。在3d nor闪存中，存储单元在位线和地线之间并联排列，而在3d nand闪存中，存储单元在位线和地线之间串列排列。3d nand闪存具有较低的读取速度，但是却具有较高的写入速度，适合用于存储数据，其优点在于体积小、容量大。
3.闪存器件根据电荷存储层的形状划分包括一种硅-氧化物-氮化物-氧化物(sono)器件，sono型闪存器件具有较高的可靠性，并能够以较低的电压执行编程和擦除操作，且sono型闪存器件具有很薄的单元，便于制造。sono刻蚀是sono型闪存器件制作中一个很重要的工艺步骤，具体为：沟道孔的侧壁和底部形成有sono堆叠结构层，通过sono刻蚀步骤刻蚀去除位于沟道孔底部的sono堆叠结构层，以暴露出硅外延层。sono刻蚀形貌决定沟道孔上下连接的结构的功能以及影响良率大小，因此在3d nand工艺中是非常重要的步骤。
4.然而，随着3d nand层数增加，sono刻蚀也开始面临较大的挑战。目前，出现一种新的闪存器件，其不采用sono型闪存器件从沟道结构底部引出沟道层的方式，而是从沟道结构侧面引出沟道层，可以避免3d nand由于层数增加带来的sono etch的挑战。
5.沟道侧面引出层的形成需要预先去除其形成位置的底部牺牲层，蚀刻剂由栅线缝隙导入。在底部牺牲层去除的时候会对栅线缝隙侧壁产生负面影响，若侧壁保护层被破坏而暴露出两侧的叠层结构，形成沟道侧面引出层时会在暴露的叠层结构侧壁形成硅缺陷，进而影响后续叠层结构中栅线牺牲层的去除，使得氮化硅去除不彻底，后续形成的栅线层无法电连接沟道结构侧壁。另外，栅线缝隙与底部牺牲层交界处的底部拐角容易受到损伤，形成结构脆弱点。
6.因此，对于栅线缝隙侧壁的保护至关重要，如何提供一种新的三维存储器的制作方法以提高产品良率，成为本领域技术人员亟待解决的一个重要技术问题。


技术实现要素：

7.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器及其制作方法，用于解决现有技术中三维存储器制造过程中由于工艺窗口的限制，栅线缝隙侧墙保护层在底部牺牲层去除过程中容易被损坏，导致对器件产生不良影响，并且底部拐角的位置容易受到损伤，形成脆弱点的问题。
8.为实现上述目的及其他相关目的，本发明提供一种三维存储器的制作方法，包括以下步骤：
9.提供一基底结构，所述基底结构自下而上依次包括衬底、底部牺牲层、底部介质层及叠层结构，所述叠层结构包括在垂直方向上堆叠的多层栅极牺牲层，相邻所述栅极牺牲层之间设有电介质层；
10.形成垂直沟道结构于所述基底结构中，所述垂直沟道结构在垂直方向上贯穿所述叠层结构，并往下延伸至所述衬底中，所述垂直沟道结构包括沟道层及环绕于所述沟道层外侧面及外底面的存储叠层；
11.形成栅线缝隙于所述基底结构中，所述栅线缝隙在垂直方向上贯穿所述叠层结构，并往下延伸至所述底部牺牲层中；
12.形成侧墙保护层于所述栅线缝隙的侧壁，所述侧墙保护层包括至少三层膜层，且至少有两层膜层的材质不同；
13.去除所述底部牺牲层和部分所述侧墙保护层，得到底部横向缝隙，所述底部横向缝隙暴露出所述垂直沟道结构的一部分侧面。
14.可选地，所述侧墙保护层包括氧化铝层。
15.可选地，所述侧墙保护层按照沉积顺序依次包括第一氮化硅层、氧化硅层、第二氮化硅层及氧化铝层。
16.可选地，所述侧墙保护层的总厚度范围是10nm-30nm。
17.可选地，所述侧墙保护层中各层膜层的厚度范围分别是1～10nm。
18.可选地，还包括以下步骤：
19.经由所述底部横向缝隙去除所述存储叠层的一部分以暴露出所述沟道层的一部分；
20.形成沟道侧面引出层于所述底部横向缝隙中，所述沟道侧面引出层与所述沟道层连接。
21.可选地，所述沟道侧面引出层未填满所述底部横向缝隙，所述制作方法还包括以下步骤：
22.依次形成底部选择栅氧化层、底部选择栅牺牲层于所述底部横向缝隙中，
23.去除所述栅极牺牲层，得到多条栅极横向缝隙，并去除所述底部选择栅牺牲层，得到底部横向沟槽；
24.形成导电层于所述栅极横向缝隙及所述底部横向沟槽中。
25.可选地，还包括形成阵列公共源极结构于所述栅线缝隙中的步骤。
26.可选地，形成所述垂直沟道结构包括以下步骤：
27.形成垂直沟道孔于所述基底结构中，所述垂直沟道孔在垂直方向上贯穿多个所述栅极牺牲层，并往下延伸至所述衬底中；
28.形成所述存储叠层于所述垂直沟道孔的侧壁与底面；
29.形成所述沟道层于所述存储叠层表面。
30.本发明还提供一种三维存储器，包括：
31.衬底；
32.底部介质层，位于所述衬底上；
33.多个导电层，在垂直方向上堆叠于所述底部介质层上方，相邻所述导电层之间设有电介质层；
34.垂直沟道结构，在垂直方向上贯穿多个所述导电层及所述电介质层，并往下延伸至所述衬底中，所述垂直沟道结构包括沟道层及环绕于所述沟道层外侧面及外底面的存储叠层；
35.沟道侧面引出层，位于所述衬底与所述底部介质层之间，并在水平方向上贯穿所述存储叠层以与所述沟道层的侧面连接。
36.可选地，所述三维存储器还包括：
37.底部选择栅氧化层，位于所述衬底与所述底部介质层之间，且所述底部选择栅氧化层的顶面、底面及所述底部选择栅氧化层朝向所述沟道层的一面被所述沟道侧面引出层所包围；
38.底部选择栅层，位于所述衬底与所述底部介质层之间，且所述底部选择栅层的顶面、底面及所述底部选择栅层朝向所述沟道层的一面被所述底部选择栅氧化层所包围。
39.可选地，所述三维存储器还包括阵列公共源极结构，所述阵列公共源极结构在垂直方向上上下贯穿多个所述导电层、所述电介质层及所述底部介质层，并至少往下延伸至所述衬底表面。
40.如上所述，本发明的三维存储器的制作方法采用多层复合膜结构作为栅线缝隙侧壁的保护层，一方面可以更好地保护两侧的叠层结构，另一方面可以极大地减小侧壁保护层的总厚度，扩大工艺窗口。本发明的三维存储器的制作难度更低，器件中缺陷更少，有助于提升器件性能。
附图说明
41.图1显示为本发明的三维存储器的制作方法的工艺流程图。
42.图2显示为提供一基底结构的示意图。
43.图3显示为形成垂直沟道结构于所述基底结构中的示意图。
44.图4显示为形成栅线缝隙于所述基底结构中的示意图。
45.图5显示为沉积侧墙保护层的示意图。
46.图6显示为去除所述侧墙保护层位于所述叠层结构上方及所述栅线缝隙底部中间的部分的示意图。
47.图7显示为去除所述底部牺牲层，得到底部横向缝隙的示意图。
48.图8显示为经由所述底部横向缝隙去除所述存储叠层中所述阻隔层被暴露的部分的示意图。
49.图9显示为去除所述侧壁保护层中的所述氧化铝层的示意图。
50.图10显示为依次去除所述存储叠层中所述存储层及所述隧穿层被暴露的部分。
51.图11显示为预清洗所述底部横向缝隙的表面的示意图。
52.图12显示为沉积沟道侧面引出层的示意图。
53.图13显示为形成底部选择栅氧化层于的示意图。
54.图14显示为沉积底部选择栅牺牲层的示意图。
55.图15显示为对底部选择栅牺牲层进行回刻的示意图。
56.图16显示为对底部选择栅氧化层进行回刻的示意图。
57.图17显示为对沟道侧面引出层进行回刻的示意图。
58.图18显示为去除所述栅极牺牲层及所述底部选择栅牺牲层，得到栅极横向缝隙及底部横向沟槽的示意图。
59.图19显示为形成导电层于所述栅极横向缝隙及所述底部横向沟槽中的示意图。
60.图20显示为形成隔离侧墙于所述栅线缝隙的侧壁的示意图。
61.图21显示为去除所述隔离侧墙位于所述栅线缝隙底部中间的部位以暴露出所述衬底，并形成所述阵列公共源极结构的导电部分的示意图。
62.元件标号说明
63.s1～s7
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步骤
[0064]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
衬底
[0065]2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
底部牺牲层
[0066]3ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
底部介质层
[0067]4ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
栅极牺牲层
[0068]5ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电介质层
[0069]6ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
阻挡层
[0070]7ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
沟道层
[0071]8ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
阻隔层
[0072]9ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储层
[0073]
10
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隧穿层
[0074]
11
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
填充材料
[0075]
12
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体接触部
[0076]
13
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覆盖层
[0077]
14
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栅线缝隙
[0078]
15
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氧化铝层
[0079]
16
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第二氮化硅层
[0080]
17
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氧化硅层
[0081]
18
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第一氮化硅层
[0082]
19
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底部横向缝隙
[0083]
20
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沟道侧面引出层
[0084]
21
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底部选择栅氧化层
[0085]
22
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底部选择栅牺牲层
[0086]
23
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栅极横向缝隙
[0087]
24
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底部横向沟槽
[0088]
25
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氧化铝层
[0089]
26
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氮化钛层
[0090]
27
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栅极材料层
[0091]
28
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底部选择栅层
[0092]
29
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隔离侧墙
[0093]
30
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氮化钛层
[0094]
31
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介质层
[0095]
32
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钨层
具体实施方式
[0096]
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0097]
请参阅图1至图21。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0098]
实施例一
[0099]
本实施例中提供一种三维存储器的制作方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：
[0100]
s1：提供一基底结构，所述基底结构自下而上依次包括衬底、底部牺牲层、底部介质层及叠层结构，所述叠层结构包括在垂直方向上堆叠的多层栅极牺牲层，相邻所述栅极牺牲层之间设有电介质层；
[0101]
s2：形成垂直沟道结构于所述基底结构中，所述垂直沟道结构在垂直方向上贯穿所述叠层结构，并往下延伸至所述衬底中，所述垂直沟道结构包括沟道层及环绕于所述沟道层外侧面及外底面的存储叠层；
[0102]
s3：形成栅线缝隙于所述基底结构中，所述栅线缝隙在垂直方向上贯穿所述叠层结构，并往下延伸至所述底部牺牲层中；
[0103]
s4：形成侧墙保护层于所述栅线缝隙的侧壁，所述侧墙保护层包括至少三层膜层，且至少有两层膜层的材质不同；
[0104]
s5：去除所述底部牺牲层和部分所述侧墙保护层，得到底部横向缝隙，所述底部横向缝隙暴露出所述垂直沟道结构的一部分侧面。
[0105]
首先请参阅图2，执行步骤s1：提供一基底结构，所述基底结构自下而上依次包括衬底1、底部牺牲层2、底部介质层3及叠层结构，所述叠层结构包括在垂直方向上堆叠的多层栅极牺牲层4，相邻所述栅极牺牲层4之间设有电介质层5。
[0106]
作为示例，所述衬底1包括但不限于si衬底、ge衬底、sige衬底、绝缘体上硅(silicon on insulator，soi)衬底或绝缘体上锗(germanium on insulator，goi)衬底等，所述衬底1可以为p型掺杂或n型掺杂。所述底部牺牲层2包括但不限于多晶硅层，所述底部介质层3包括但不限于氧化硅层，所述栅极牺牲层4包括但不限于氮化硅层，所述电介质层5包括但不限于氧化硅层。
[0107]
作为示例，所述衬底1与所述底部牺牲层2的界面处设有阻挡层6，用以保护所述衬底1表面。所述阻挡层6包括但不限于氧化硅层。
[0108]
再请参阅图3，执行步骤s2：形成垂直沟道结构于所述基底结构中，所述垂直沟道结构上下贯穿所述叠层结构，并往下延伸至所述衬底中，所述垂直沟道结构包括沟道层7及环绕于所述沟道层外侧面及外底面的存储叠层。
[0109]
具体的，形成所述垂直沟道结构包括以下步骤：
[0110]
步骤s2-1：通过一个或多个湿法蚀刻和/或干法蚀刻工艺(例如深反应离子蚀刻
(drie))形成垂直沟道孔于所述基底结构中，所述垂直沟道孔上下贯穿多个所述栅极牺牲层，并往下延伸至所述衬底1中。
[0111]
步骤s2-2：采用化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积法(ald)中的至少一种形成所述存储叠层于所述垂直沟道孔的侧壁与底面。所述存储叠层在所述垂直沟道孔的径向上由外而内依次包括阻隔层8、存储层9和隧穿层10，所述阻隔层8包括但不限于氧化硅层、氮氧化硅层、高k介质层中的至少一种，所述存储层9包括但不限于氮化硅层、氮氧化硅层、硅层中的至少一种，所述隧穿层10包括但不限于氧化硅层、氮氧化硅层中的至少一种。
[0112]
步骤s2-3：采用化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积法(ald)中的至少一种形成所述沟道层7于所述存储叠层表面。所述沟道层7包括但不限于多晶硅层、单晶硅层及非晶硅层中的至少一种。
[0113]
作为示例，可进一步沉积填充材料11(氧化硅或其它电介质材料)于所述垂直沟道孔的剩余空间中，以完全或部分填充所述垂直沟道孔，并可进一步形成半导体接触部12于所述垂直沟道孔的上部，所述半导体接触部12的材质包括但不限于多晶硅，其与所述沟道层7连接。为了保护所述垂直沟道结构，可进一步沉积覆盖层13于所述叠层结构上方以覆盖所述垂直沟道结构。
[0114]
再请参阅图4，执行步骤s3：采用湿法蚀刻工艺和/或干法蚀刻工艺(例如，drie)形成栅线缝隙14于所述基底结构中，所述栅线缝隙14在垂直方向上贯穿所述叠层结构，并往下延伸至所述底部牺牲层2中。
[0115]
再请参阅图5及图6，执行步骤s4：采用化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积法(ald)中的至少一种形成侧墙保护层于所述栅线缝隙的侧壁，所述侧墙保护层包括至少三层膜层，且至少有两层膜层的材质不同。
[0116]
作为示例，所述侧墙保护层包括氧化铝层15，其耐腐蚀性能较强，可以在较薄的厚度下实现良好的保护效果。所述氧化铝层15优选位于最外层。本实施例中，所述侧墙保护层按照沉积顺序依次包括第一氮化硅层18、氧化硅层17、第二氮化硅层16及氧化铝层15。
[0117]
作为示例，所述侧墙保护层的总厚度范围是10nm-30nm，所述侧墙保护层中各层膜层的厚度范围可以分别是1～10nm。
[0118]
具体的，如图5所示，先沉积所述侧墙保护层，然后如图6所示，去除所述侧墙保护层位于所述叠层结构上方及所述栅线缝隙14底部中间的部分。
[0119]
本实施例中采用多层复合膜结构作为栅线缝隙侧壁的保护层，一方面可以更好地保护两侧的叠层结构，另一方面可以极大地减小侧壁保护层的总厚度，有利于扩大工艺窗口。
[0120]
再请参阅图7，执行步骤s5：采用湿法蚀刻工艺和/或干法蚀刻工艺去除所述底部牺牲层2，得到底部横向缝隙19，所述底部横向缝隙暴露出所述垂直沟道结构的一部分侧面。
[0121]
再请参阅图8至图10，执行步骤s6：采用湿法蚀刻工艺和/或干法蚀刻工艺并经由所述底部横向缝隙19去除所述存储叠层的一部分以暴露出所述沟道层的一部分。
[0122]
具体的，如图8所示，先经由所述底部横向缝隙19去除所述存储叠层中所述阻隔层8被暴露的部分，其中，所述阻挡层6在该过程中也被去除；然后如图9所示，去除所述侧壁保
护层中的所述氧化铝层15；接着如图10所示，依次去除所述存储叠层中所述存储层9及所述隧穿层10被暴露的部分，在该过程中，所述侧壁保护层也会继续被损耗，但仍完整覆盖所述栅线缝隙的侧壁。
[0123]
再请参阅图11及图12，进一步形成沟道侧面引出层20于所述底部横向缝隙中，所述沟道侧面引出层20与所述沟道层7连接。
[0124]
具体的，如图11所示，先预清洗所述底部横向缝隙23的表面，在此过程中，所述侧墙保护层伸进所述底部横向缝隙19中的部分一并被去除。然后如图12所示，沉积所述沟道侧面引出层20，所述沟道侧面引出层20与所述沟道层7接触。
[0125]
本实施例中，所述沟道侧面引出层20未填满所述底部横向缝隙，其在垂直方向的一横截面呈横向u型。
[0126]
本实施例中，进一步的，还包括以下步骤：
[0127]
请参阅图13，采用热氧化法、化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积法(ald)中的至少一种形成底部选择栅氧化层21于所述底部横向缝隙19中。
[0128]
再请参阅图14及图15，形成底部选择栅牺牲层22于所述底部横向缝隙19中。本实施例中，所述底部选择栅牺牲层22理论上填充满所述底部横向缝隙19剩余的空间。
[0129]
具体的，如图14所示，先采用化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积法(ald)中的至少一种沉积所述底部选择栅牺牲层22，所述底部选择栅牺牲层22包括但不限于氮化硅层；然后如图15所示，对所述底部选择栅牺牲层22进行回刻，以去除所述底部选择栅牺牲层22位于所述叠层结构上方及所述栅线缝隙14侧壁的部分。
[0130]
再请参阅图16至图18，采用湿法蚀刻工艺和/或干法蚀刻工艺去除所述栅极牺牲层4，得到多条栅极横向缝隙23，并去除所述底部选择栅牺牲层22，得到底部横向沟槽24。
[0131]
具体的，如图16所示，先对所述底部选择栅氧化层21进行回刻，以去除所述底部选择栅氧化层21位于所述叠层结构上方及所述栅线缝隙14侧壁的部分。然后如图17所示，对所述沟道侧面引出层20进行回刻，以去除所述沟道侧面引出层20位于所述叠层结构上方及所述栅线缝隙14侧壁的部分。接着如图18所示，采用湿法蚀刻工艺和/或干法蚀刻工艺去除所述栅极牺牲层4及所述底部选择栅牺牲层22，得到所述栅极横向缝隙23及所述底部横向沟槽24。
[0132]
再请参阅图19，执行步骤s11：形成导电层于所述栅极横向缝隙23及所述底部横向沟槽24中。
[0133]
具体的，采用化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积法(ald)或其它合适的工艺依次沉积粘附层与栅极材料层于所述栅极横向缝隙23及所述底部横向沟槽24中作为所述导电层，所述粘附层包括但不限于高k介电材料层(例如氧化铝)、tin层、ti层、ta层及tan层中的至少一种，所述栅极材料层27包括但不限于钨层。本实施例中，所述粘附层选用氧化铝层25及氮化钛层26。其中，所述栅极材料层27位于所述底部横向沟槽24中的部分作为底部选择栅层28。
[0134]
再请参阅图20及图21，形成阵列公共源极结构于所述栅线缝隙中。
[0135]
具体的，如图20所示，先形成隔离侧墙29于所述栅线缝隙14的侧壁，然后如图21所示，去除所述隔离侧墙29位于所述栅线缝隙14底部中间的部位以暴露出所述衬底1，并形成所述阵列公共源极结构的导电部分。作为示例，所述阵列公共源极结构的导电部分包括氮
化钛层30、包裹于所述氮化钛层30中的介质层31(例如多晶硅等)及位于所述介质层31上方的钨层32，所述钨层32的底部及侧壁被氮化钛层30包裹，以防止钨扩散。
[0136]
至此，制作得到了一种三维存储器，本实施例的三维存储器的制作方法采用多层复合膜结构作为栅线缝隙侧壁的保护层，可以实现良好的保护效果，并可以极大地减小侧壁保护层的总厚度，扩大工艺窗口，后续去除底部牺牲层得到底部横向缝隙之后，可形成沟道侧面引出层于底部横向缝隙中，并可进一步形成的底部选择栅氧化层及底部选择栅于底部横向缝隙中。采用本实施例的三维存储器的制作方法可以降低三维存储器的制作难度，并使得器件中缺陷更少，有助于提升器件性能。
[0137]
实施例二
[0138]
本实施例中提供一种三维存储器，请参阅图21，显示为该三维存储器的结构示意图，包括衬底1、底部介质层3、多个导电层、垂直沟道结构及沟道侧面引出层20，其中，所述底部介质层3位于所述衬底1上；多个所述导电层在垂直方向上堆叠于所述底部介质层3上方，相邻所述导电层之间设有电介质层5；所述垂直沟道结构上下贯穿多个所述导电层及所述电介质层5，并往下延伸至所述衬底1中，所述垂直沟道结构包括沟道层7及环绕于所述沟道层外侧面及外底面的存储叠层；所述沟道侧面引出层20位于所述衬底1与所述底部介质层3之间，并在水平方向上贯穿所述存储叠层以与所述沟道层7的侧面连接。
[0139]
作为示例，所述衬底1包括但不限于si衬底、ge衬底、sige衬底、绝缘体上硅(silicon on insulator，soi)衬底或绝缘体上锗(germanium on insulator，goi)衬底等，所述衬底1可以为p型掺杂或n型掺杂。所述底部介质层3包括但不限于氧化硅层，所述电介质层5包括但不限于氧化硅层。
[0140]
作为示例，所述存储叠层在所述垂直沟道孔的径向上由外而内依次包括阻隔层8、存储层9和隧穿层10，所述阻隔层8包括但不限于氧化硅层、氮氧化硅层、高k介质层中的至少一种，所述存储层9包括但不限于氮化硅层、氮氧化硅层、硅层中的至少一种，所述隧穿层10包括但不限于氧化硅层、氮氧化硅层中的至少一种。所述沟道层7包括但不限于多晶硅层、单晶硅层及非晶硅层中的至少一种。
[0141]
作为示例，所述三维存储器还包括位于所述衬底1与所述底部介质层3之间的底部选择栅氧化层21及底部选择栅层28，所述底部选择栅氧化层21的顶面、底面及所述底部选择栅氧化层21朝向所述沟道层7的一面被所述沟道侧面引出层20所包围，所述底部选择栅层28的顶面、底面及所述底部选择栅层28朝向所述沟道层20的一面被所述底部选择栅氧化层21所包围。
[0142]
作为示例，所述三维存储器还包括阵列公共源极结构，所述阵列公共源极结构在垂直方向上贯穿多个所述导电层、所述电介质层5及所述底部介质层3，并往下延伸至所述衬底1表面。
[0143]
作为示例，所述阵列源极结构包括导电结构及包围于所述导电结构外侧面的隔离侧墙29，所述导电结构包括氮化钛层30、包裹于所述氮化钛层30中的介质层31(例如多晶硅等)及位于所述介质层31上方的钨层32，所述钨层32的底部及侧壁被氮化钛层30包裹，以防止钨扩散。
[0144]
本实施例的三维存储器中膜层质量更高，缺陷更少，具有良好的器件性能。
[0145]
综上所述，本发明的三维存储器的制作方法采用多层复合膜结构作为栅线缝隙侧
壁的保护层，可以极大地减小侧壁保护层的总厚度，扩大工艺窗口，后续去除底部牺牲层得到底部横向缝隙之后，可形成沟道侧面引出层于底部横向缝隙中，并可进一步形成的底部选择栅氧化层及底部选择栅于底部横向缝隙中。本发明的三维存储器的制作难度更低，器件中缺陷更少，有助于提升器件性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0146]
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。