记忆体元件的制作方法

本揭露是关于一种记忆体元件。

背景技术：

集成电路包括一次性可编程(one-time-programmable；otp)记忆体元件，以提供非挥发性记忆体(non-volatilememory；nvm)元件使用，使得数据可在集成电路关闭后不会流失。非挥发性记忆体的一种形式为安装在集成电路内的反熔丝(anti-fuse)单元，其使用连接于其他电路元件的一层介电材料(例如，氧化物)。为编程反熔丝单元，跨越介电材料提供一编程电场，借以实质上转换(例如，使崩溃)介电材料，使得介电材料的电阻降低。一般来说，为确认反熔丝单元的状态，跨越介电材料提供一读取电场并读取最终电流。

技术实现要素：

根据本揭露的部分实施例，一种记忆体元件包含基板、多个第一半导体层和多个第二半导体层、第一栅极结构和第二栅极结构、第一通孔和第二通孔，及第一字元线和第二字元线。第一半导体层和第二半导体层该基板上交替堆叠。第一栅极结构和第二栅极结构跨越第一半导体层和第二半导体层，其中在沿着第一栅极结构和第二栅极结构的长度方向上，第一半导体层的宽度窄于第二半导体层的宽度。第一通孔和第二通孔分别位于第一栅极结构和第二栅极结构上方。第一字元线和第二字元线分别位于第一通孔和第二通孔上方。

附图说明

阅读以下详细叙述并搭配对应的附图，可了解本揭露的多个态样。应注意，根据业界中的标准做法，多个特征并非按比例绘制。事实上，多个特征的尺寸可任意增加或减少以利于讨论的清晰性。

图1为本揭露的部分实施例的记忆体元件的示意图；

图2a为本揭露的部分实施例的对记忆体元件执行编程操作的示意图；

图2b为本揭露的部分实施例的对记忆体元件执行读取操作的示意图；

图3a为本揭露的部分实施例的记忆体元件的上视图；

图3b及图3c为本揭露的部分实施例的图3a的记忆体元件的剖面图；

图3d为本揭露的部分实施例的图3b的放大图；

图4a至图11c为本揭露的部分实施例的制造记忆体元件的方法在不同阶段的示意图；

图12a及图12b为本揭露的部分实施例的记忆体元件的模拟结果；

图13为本揭露的部分实施例的制造记忆体元件的方法；

图14为本揭露的部分实施例的方块图；

图15为本揭露的部分实施例的记忆体元件的示意图；

图16a及图16b为本揭露的部分实施例的记忆体元件的示意图。

【符号说明】

10:记忆体元件

100:基板

100p:突出部分

101,101a,101b,101c,102,201:半导体层

106:隔离结构

107:衬层

112,212:栅极介电层

114,214:功函数金属层

116,216:填充金属

130,140,150:层间介电质层

135,145:蚀刻停止层

160:源/漏极接触

162:栅极介电层

164:虚设栅极层

900:主阵列晶片

910:字元线驱动器

920:感测放大器

930:高压开关

a:节点

a1,a2,a3,a4:主动区域

bl1,bl2,bl3:位元线

b-b,c-c:线

c1,c2,c3,c4,c5,c6:记忆体单元

dg1,dg2,dg3,dg4,dg5,dg6,dg7,dg8:虚设栅极结构

g1,g2,g3,g4,g5,g6,g7,g8,g9:栅极结构

gp:间隙

m1:方法

t1,t0:晶体管

tr1:沟槽

w1,w2,w3,w4,w5,w6:宽度

wlp0、wlr0、wlr1、wlp1:字元线

v1,v2,v3,v3’,v4,v5,v6:电压

vbl1,vbl2,vbl3,vwlr0,vwlp0,vwlr1,vwlp1:通孔

s101-s108:方块

r1,r2:区域

具体实施方式

以下揭露提供众多不同的实施例或范例，用于实施本案提供的主要内容的不同特征。下文描述一特定范例的组件及配置以简化本揭露。当然，此范例仅为示意性，且并不拟定限制。举例而言，以下描述“第一特征形成在第二特征之上方或之上”，于实施例中可包括第一特征与第二特征直接接触，且亦可包括在第一特征与第二特征之间形成额外特征使得第一特征及第二特征无直接接触。此外，本揭露可在各范例中重复使用元件符号及/或字母。此重复的目的在于简化及厘清，且其自身并不规定所讨论的各实施例及/或配置之间的关系。

此外，空间相对术语，诸如“下方(beneath)”、“以下(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等等在本文中用于简化描述，以描述如附图中所图示的一个元件或特征结构与另一元件或特征结构的关系。除了描绘图示的方位外，空间相对术语也包含元件在使用中或操作下的不同方位。此设备可以其他方式定向(旋转90度或处于其他方位上)，而本案中使用的空间相对描述词可相应地进行解释。

鳍可透过任何适合的方法形成。例如，鳍可通过一个或多个光微影制程形成，包括双图案化或多重图案化制程。一般来说，双图案化或多重图案化制程包括光微影和自对准制程，使得创造出的图案可以具有比其他单一、直接的图案化制程具有更小的节距。例如，在部分实施例中，在基板上形成一牺牲层并通过光微影制程图案化。间隔物以自对准的方式形成在图案化的牺牲层上。接着移除牺牲层，剩余的间隔物用于图案化鳍。

本揭露的部分实施例包括一次性编程记忆体单元。此处，一次性编程记忆体单元仅可通过数据电性化编程一次，且即便电源已不再提供，一次性编程记忆体单元内的编程数据仍然会保存。

图1为本揭露的部分实施例的记忆体元件的示意图。如图1所示，记忆体元件包括多个一次性编程记忆体单元c1、c2、c3、c4、c5、c6，多个字元线(wordline)wlp0、wlr0、wlr1、wlp1，以及多个位元线(bitline)bl1、bl2、bl3。字元线wlp0、wlr0、wlr1、wlp1沿着x方向排列，而每一条字元线wlp0、wlr0、wlr1、wlp1则沿着y方向延伸。位元线bl1、bl2、bl3沿着y方向排列，而每一条位元线bl1、bl2、bl3则沿着x方向延伸。

在部分实施例中，每一个一次性编程记忆体单元c1至c6包括第一晶体管t0和第二晶体管t1。请参看一次性编程记忆体单元c1，第一晶体管t0的栅极端电性连接至字元线wlp0，而第二晶体管t1的栅极端电性连接至字元线wlr0。第一晶体管t0的一个源/漏极端子为浮接(floated)，而第一晶体管t0的另一个源/漏极端子电性连接至电阻节点a。此处，由于第一晶体管t0的一个源/漏极端子为对于储存或读取一次性编程记忆体单元c1内的数据并不造成影响，因此这个源/漏极端子为浮接。而第二晶体管t1的一个源/漏极端子也电性连接至电阻节点a，而第二晶体管t1的另一个源/漏极端子则耦接至位元线bl1。在部分实施例中，第一晶体管t0的源/漏极端子电性耦接至第二晶体管t1的源/漏极端子。

请参看一次性编程记忆体单元c2，第一晶体管t0的栅极端电性连接至字元线wlp1，而第二晶体管t1的栅极端电性连接至字元线wlr1。第一晶体管t0的一个源/漏极端子为浮接，而第一晶体管t0的另一个源/漏极端子电性连接至电阻节点a。此处，由于第一晶体管t0的一个源/漏极端子为对于储存或读取一次性编程记忆体单元c1内的数据并不造成影响，因此这个源/漏极端子为浮接。而第二晶体管t1的一个源/漏极端子也电性连接至电阻节点a，而第二晶体管t1的另一个源/漏极端子则耦接至位元线bl1。在部分实施例中，第一晶体管t0的源/漏极端子电性耦接至第二晶体管t1的源/漏极端子。在部分实施例中，一次性编程记忆体单元c1和c2共用相同的一条位元线bl1。

一次性编程记忆体单元c3至c6类似于上述讨论的一次性编程记忆体单元c1和c2，因此相关的细节将不再赘述。

一般来说，晶体管的栅极是通过在绝缘层上方层层堆叠导电层。在编程操作中，第一晶体管t0的栅极的绝缘层可被破坏。而第二晶体管t1则作为开关元件以选择一次性编程记忆体单元。

图2a为本揭露的部分实施例的对记忆体元件执行编程操作的示意图。图2b为本揭露的部分实施例的对记忆体元件执行读取操作的示意图。应了解，在图2a和图2b中，为了方便描述，仅绘制一次性编程记忆体单元c2。在编程操作中，第一晶体管t0和第二晶体管t1的基极(body)耦接至接地电压。

参照图2a，其中图2a绘制了编程操作中的两种不同状况。在图2a的状况1中，对字元线wlp1供给一高电位电压v1，而对字元线wlr1提供具有比高电位电压v1还要低电位的一电压v2。位元线bl1耦接至接地电压v3。此处，电压v2具有足够高的电位以打开第二晶体管t1，而高电位电压v1则具有足够高的电位以破坏第一晶体管t0内的栅极结构(例如，图3a至图3d的栅极结构g3及/或g6)内的绝缘层(例如，图3a至图3d的栅极介电层112)。在部分实施例中，电压v2的范围约在1.2v至约10v，其足够大以打开第二晶体管t1，而高电位电压v1可高于1.2v，例如5.3v。在部分实施例中，接地电压v3可视为具有0v的电位。

由于供给第二晶体管t1的栅极的电压v2足够高以打开第二晶体管t1，第二晶体管t1的栅极被打开，因此电阻节点a便电性耦接至接地电压v3。第一晶体管t0的栅极耦接至高电位电压v1。提供至第一晶体管t0的栅极的电压(例如，电压v1)和提供至第一晶体管t0的源/漏极端的电压(例如，电压v3)之间的压差足以破坏(例如，使崩溃)第一晶体管t0内的绝缘层。当绝缘层被破坏，字元线wlp1和电阻节点a之间将形成电流路径。最终电路可以视为在电流路径中具有一电阻rf。因此，在状况1中，一次性编程记忆体单元c2在编程操作之后可被视为“已编程”，因为第一晶体管t0的栅极的绝缘层已破坏，例如崩溃。

在第一晶体管t0耦接至接地电压v3的状况下，绝缘层可能没有被完全的破坏。为确保第一晶体管t0的栅极的绝缘层在编程操作期间可以充分的被破坏，此绝缘层可以形成比其他晶体管，例如第二晶体管t1，具有更薄的厚度。此外，为了提高编程操作的可靠程度，高电位电压v1可高于预定的电压位准，其中预定的电压位准为可破坏第一晶体管t0的栅极的绝缘层的电压。

另一方面，在图2a的状况2中，对字元线wlp1供给一高电位电压v1，而对字元线wlr1提供具有比高电位电压v1还要低电位的一电压v2。位元线bl1耦接至电压v3’。此处，电压v3’具有比图2a的状况1的接地电压v3还要高的电位。例如，电压v3’可为约1.2v，其高于接地电压v3(例如，约0v)。在部分实施例中，电压v3’与电压v2实质上等值，使得第二晶体管t2的栅极端子和源极端子之间的电压差可约为0，因此第二晶体管t2为关闭，故第二晶体管t1连接至第一晶体管t0的源/漏极端子为浮接。即便高电位电压v1通过字元线wlp1施加至第一晶体管t0上，电场将不会施加至第二晶体管t2的绝缘层上，因为第一晶体管t0连接至第二晶体管t1的源/漏极端子为浮接。因此，在编程操作中，第二晶体管t1的绝缘层将不会崩溃，使得第二晶体管t1在编程操作之后仍然维持其原本的功能。因此，在状况2中，一次性编程记忆体单元c2在编程操作之后可被视为“未编程”，因为第一晶体管t0的栅极的绝缘层未被破坏。

参照图2b，其中图2b绘制了编程操作中的两种不同状况。应了解图2b中的状况1为延续第图2a中的状况1，而图2b中的状况2为延续第图2a中的状况2。

在读取操作中，对字元线wlp1施加一电源电压v4，而对字元线wlr1施加一电源电压v5。位元线bl1以接地电压v6进行预充电。电源电压v5足够高以打开第二晶体管。

在图2b的状况1中，由于第一晶体管t0的栅极结构内的绝缘层被破坏(崩溃态)，位元线bl1的电压会增高，因此第一晶体管t0的栅极和位元线bl1之间的电流亦会增加。另一方面，在状况2中，由于第一晶体管t0的栅极结构内的绝缘层未被破坏，位元线bl1的电位将不会提升，并维持着预充电的电压(例如，接地电压v6)，因此在第一晶体管t0的栅极和位元线bl1之间将没有电流产生。可通过确认位元线bl1是否具有电流来读取数据。例如，在状况1中，若因为第一晶体管t0的绝缘层的崩溃而导致位元线bl1的电压或是电流增加，则可确认数据为“1”。另一方面，若位元线bl1的电压或是电流并未增加，则可确认数据为“0”。也就是说，若绝缘层崩溃，位元线bl1具有逻辑位准“1”，若绝缘层并未崩溃，位元线bl1具有逻辑位准“0”。

图3a为本揭露的部分实施例的记忆体元件10的上视图。图3b及图3c为本揭露的部分实施例的图3a的记忆体元件的剖面图，其中图3b为沿着图3a的b-b线的剖面图，图3c为沿着图3a的c-c线的剖面图。图3d为本揭露的部分实施例的图3b的放大图。为简化起见，图3b及图3c的部分元件并未绘示于图3a中。应了解图3a至图3c的记忆体元件10对应至图1的电路。

记忆体元件10包括基板100，基板100具有多个突出部分100p。在部分实施例中，基板100可以是半导体材料，并且可以包括例如包括梯度层或掩埋氧化物的已知结构。在一些实施例中，基板100可包括未掺杂或掺杂的(例如，p型、n型或其组合)的块状硅。亦可使用适合于半导体元件的其他材料，例如锗，石英，蓝宝石和玻璃，可以替代地用作基板100。替代地，基板100可以是绝缘体上半导体(soi)基板的主动层或多层结构。例如在块状硅层上形成的硅锗层。

多个通道区域a1、a2、a3位于基板100上。在部分实施例中，每个通道区域a1、a2、a3包括多个第一半导体层101和第二半导体层102，其中第一半导体层101和第二半导体层102为交替堆叠，使得一个第二半导体层102安插在两个相邻的第一半导体层101之间，而一个第一半导体层101安插在两个相邻的第二半导体层102之间。第一半导体层101和第二半导体层102具有不同的材料和/或组成。在部分实施例中，第一半导体层101由硅锗(sige)组成，而第二半导体层102由硅(si)组成。在部分其他实施例中，第一半导体层101和第二半导体层102由sige制成，而第二半导体层102的ge浓度低于第一半导体层101的ge浓度。第一半导体层101层101是sixge1-x，第二半导体层102是siyge1-y，其中x<y。在部分实施例中，通道区域a1，a2和a3的第二半导体层102与基板对应的突出部分100p接触。

通道区域a1，a2和a3被由介电材料组成的隔离结构106侧向包围。隔离结构106可为浅沟槽隔离(sti)结构、深沟槽隔离(dti)结构，其他适合的隔离结构，以及上述的组合。在隔离结构106由氧化物(例如，氧化硅)组成的部分实施例中，通道区域a1，a2，a3亦可称为氧化物定义(oxidedefinition；od)区。在部分实施例中，衬层107位于在通道区域a1，a2和a3与隔离结构106之间。在部分实施例中衬层107由sin或其他合适的材料制成。隔离结构106和衬层107由不同的材料制成。更详细地，衬层107共形地沿着基板100的突出部分100p形成并与其接触。

多个栅极结构g1、g2、g3、g4、g5、g6、g7和g8配置在基板100上。在部分实施例中，栅极结构g2至g7在沿着垂直于通道区域a1、a2、a3的长度方向上跨越通道区域a1、a2、a3。即，通道区域a1、a2、a3共享相同的栅极结构g2至g7。在部分实施例中每个栅极结构g1至g8包括栅极介电层112、功函数金属层114和填充金属116。

在一些实施例中，栅极结构g1至g8的栅极介电层112可以由高k介电材料制成，例如金属氧化物，过渡金属氧化物等。高k介电材料的示例包括但不限于氧化铪(hfo2)、氧化硅铪(hfsio)、氧化钽铪(hftao)、氧化钛铪(hftio)、氧化锆铪(hfzro)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(hfo2-al2o3)合金或其他适用的介电材料。在一些实施例中，栅极介电层112是氧化物层。可以通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)，等离子体增强cvd(pecvd)之类的沉积制程来形成栅极介电层112。在一些实施例中，栅极结构g3和g6的栅极介电层112比栅极结构g4和g5的栅极介电层112薄，因为栅极结构g3和g6的栅极介电层112可以作为图1和图2b中描述的第一晶体管的t0的绝缘层。

在部分实施例中，栅极结构g1-g8的功函数金属层114可为n型或p型功函数层。p型功函数金属的范例包括tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、wn，其他合适的p型功函数材料或其组合。n型功函数金属的范例包括ti、ag、taal、taalc、tialn、tac、tacn、tasin、mn、zr，其他合适的n型功函数材料或其组合。功函数层可以包括多个层。功函数金属层114可以通过如ald、cvd、pvd，远端电浆cvd(rpcvd)、等离子电将增强cvd(pecvd)、金属有机cvd(mocvd)、溅射、电镀，其他合适的制程的合适的制程形成，或其组合。

在一些实施例中，栅极结构g1-g8的填充金属116可以包括钨(w)。在一些其他实施例中，填充金属116包括铝(al)、铜(cu)或其他合适的导电材料。填充金属116可以通过适合的制程形成，如ald、cvd、pvd、远端电浆cvd(rpcvd)、等离子电浆增强cvd(pecvd)、金属有机cvd(mocvd)、溅射、电镀，其他合适的制程或其组合。

多个栅极间隔物120设置在栅极结构g1-g8的相对侧壁上。在部分实施例中，栅极间隔物120可包括sio2、si3n4、sioxny、sic、sicn、sioc、siocn及/或其组合。

多个源/漏极结构sd1、sd2、sd3、sd4和sd5配置于基板100上方的通道区域a1、a2及a3中。以图3c为例，源/漏极结构sd1及sd2位于栅极结构g3的相对两侧，源/漏极结构sd2和sd3设置在栅极结构g4的相对两侧，源极/漏极结构sd3和sd4设置在栅极结构的相对两侧。g5以及源/漏极结构sd4和sd5分别设置在栅极结构g6的相对侧。在一些实施例中，可以通过执行磊晶制程以在基板100上方提供磊晶材料来形成源/漏极结构sd1-sd5，因此，源/漏极结构sd1-sd5在本文中亦可称为磊晶结构。在部分实施例中，源/漏极结构sd1-sd5可以包括ge、si、gaas、algaas、sige、gaasp、sip或其他合适的材料。

栅极结构g3、源/漏极结构sd1及sd2，以及通道区域a1形成一次性编程记忆体单元c1的第一晶体管t0，而栅极结构g4、源/漏极结构sd2及sd3，以及通道区域a1形成一次性编程记忆体单元c1的第二晶体管t1。相似地，栅极结构g6、源/漏极结构sd4及sd5，以及通道区域a1形成一次性编程记忆体单元c2的第一晶体管t0，而栅极结构g5、源/漏极结构sd3及sd4，以及通道区域a1形成一次性编程记忆体单元c2的第二晶体管t1。图1的一次性编程记忆体单元c3-c6具有和一次性编程记忆体单元c1及c2相似的结构，因此相关的细节将不再赘述。

如前述于图1所讨论的，在部分实施例中，第一晶体管t0的栅极结构的绝缘层(例如，栅极介电层112)可具有比其他晶体管，例如第二晶体管t1，还要薄的厚度。因此，在部分实施例中，栅极结构g3和g6的栅极介电层112可比栅极结构g4和g5的栅极介电层112还要薄。

参照图3d，其中图3d为栅极结构g3跨越通道区域a1的放大图。应了解，通道区域a2、a3以及分别跨越通道区域a2、a3的栅极结构g2、g4、g5、g6具有类似的结构特征，下方将不再赘述。

在图3d中，第一半导体层101具有宽度w1，第二半导体层102具有宽度w2，其中宽度w1小于宽度w2。意即，在沿着栅极结构g3的长度方向的剖面图中，第一半导体层101窄于第二半导体层102。因此，栅极结构g3的一部分延伸到两个相邻的第二半导体层102之间的区域。在部分实施例中，栅极结构g3与第二半导体层102的顶表面、侧壁和底表面接触，并且与第一半导体层101的侧壁接触。第一半导体层101的底表面与第二半导体层102和基板100的突出部分100p接触。在部分实施例中，栅极介电层112、功函数金属层114和填充金属116直接位于两相邻第二半导体层102之间，及/或直接位于最底部第二半导体层102和基板100的突出部分100p之间。在部分实施例中，第一半导体层101和第二半导体层102的组合可以被称为“鳍结构”。另一方面，由于第二半导体层102悬浮在第一半导体层101上并形成片状结构，因此在此内容中第二半导体层102也可以称为“纳米片(nanosheet)”。

在部分实施例中，由于通道区域a1包括“纳米片”第二半导体层102，栅极结构g3和通道区域a1的接触面积增加，此可促进电子迁移率，也可增加记忆体元件10的晶体管(例如，图1的第一晶体管t0和第二晶体管t1)的饱和电流isat。另一方面，由于栅极结构g3的栅极介电层112接触第一半导体层101的角落以及第二半导体层102的角落，由于尖端放电效应，栅极介电层112可能会在这些角落造成高电场。此高电场可能会对破坏记忆体元件10的晶体管(例如，图1的第一晶体管t0)产生贡献。因此，记忆体元件10的崩溃电压可被降低，也因此记忆体元件10的功率消耗亦可降低。

如前述所提及，第一半导体层101具有宽度w1，第二半导体层102具有宽度w2，其中宽度w1小于宽度w2。在一些实施例中，宽度w1在约2nm至约15nm的范围内，而宽度w2在约6nm至约20nm的范围内。在一些实施例中，宽度w1与宽度w2的比例为约1：45至大约1：9。如果比例太大(例如，远大于1：9)，则代表第一半导体层101的宽度w1太大，这将减少栅极结构g3和第二半导体层102之间的接触面积，且会导致元件表现不如预期。如果比例太小(例如远低于1：45)，则栅极介电层112将无法提供足够的电场来降低击穿电压。

参照图3a至图3c，层间介电质(层间介电)层130设置在基板100、源/漏极结构sd1-sd5上方并且围绕栅极结构g1-g8。在一些实施例中，层间介电质层130可以包括氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(teos)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、低k介电材料和/或其他合适的介电材料。低k介电质材料的实例包括但不限于氟化石英玻璃(fsg)、碳掺杂的氧化硅、无定形氟化碳、聚对二甲苯、双苯并环丁烯(bcb)或聚酰亚胺。可以使用例如cvd、ald、旋涂玻璃(sog)或其他合适的技术来形成层间介电质层130。

蚀刻停止层135、层间介电质层140，蚀刻停止层145和层间介电质层150依序设置在栅极结构g1-g8和层间介电质层130上方。层间介电质层140和150的材料和形成方法和上述层间介电质层130所描述的类似。蚀刻停止层135和145可以包括与层间介电质层130、140和150不同的材料。在一些实施例中，蚀刻停止层135和145包括氮化硅、氧氮化硅或其他合适的材料。可以使用例如等离子体增强cvd、低压cvd、ald或其他合适的技术来形成蚀刻停止层135和145。

参照图3a和图3b。通孔vwlp1延伸穿过层间介电层150，蚀刻停止层145和层间介电层140，并且接触金属栅极结构g3。字元线wlp1覆盖层间介电层150并接触通孔vwlp1。字元线wlp1的材料和形成方法与位元线bl1相似。

参照图3a和图3c。源/漏极接触160延伸穿过层间介电层140，蚀刻停止层135和层间介电层130并接触源/漏极结构sd3。在一些实施例中，源/漏极接触160可以包括衬垫和填充金属。衬垫位于填充金属和下面的源/漏极结构sd3之间。在一些实施例中，衬里有助于填充金属的沉积，并有助于减少填充金属材料经由栅极间隔物120扩散。在一些实施例中，衬里包括钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)或其他合适的材料。填充金属包括导电材料，例如钨(w)、铜(cu)、铝(al)、钌(ru)、钴(co)、钼(mo)、镍(ni)或其他合适的导电材料。在一些实施例中，源/漏极接触160和源/漏极结构sd3之间可具有硅化物层。

通孔vbl1延伸穿过层间介电层150和蚀刻停止层145，并接触源/漏极接触160。在一些实施例中，通孔vbl1包括导电材料，例如钨(w)。可以将其他导电材料用于通孔vbl1，例如铜(cu)，铝(al)，钌(ru)，钴(co)，钼(mo)，镍(ni)等。可以通过诸如ald，cvd，pvd，远程等离子体cvd(rpcvd)，等离子体增强cvd(pecvd)，金属有机cvd(mocvd)，溅射，电镀，其他合适的制程或其组合的合适的制程来形成通孔vbl1。

位元线bl1覆盖层间介电层150并接触通孔vbl2。在一些实施例中，位元线bl1可包括铜(cu)、铝(al)、钌(ru)、钴(co)、钼(mo)、镍(ni)、钨(w)等。可以通过诸如ald、cvd、pvd、远程电浆cvd(rpcvd)、等离子电浆增强cvd(pecvd)、金属有机cvd(mocvd)、溅射、电镀、其他合适的制程或组合的合适的制程来形成位元线bl1。

图4a至图11c为本揭露的部分实施例的制造图3a至图3d所描述的记忆体元件10的方法在不同阶段的示意图。

参照图4a至图4c，其中图4a为记忆体元件10的上视图，图4b为沿着图4a的b-b线的剖面图，而图4c为沿着图4a的c-c线的剖面图。图示为一初始结构，初始结构包括基板100、基板100上方的多个通道区域a1、a2、a3、衬层107和侧向环绕通道区域a1、a2、a3的隔离结构106。

在一些实施例中，通道区域a1、a2、a3可以通过下列方法形成，例如，在基板100上方交替沉积第一半导体层101和第二半导体层102，在最上面的第二半导体层102上形成图案化遮罩(未图示)以定义通道区域a1、a2和a3的位置，接着进行蚀刻制程以移除部分第一半导体层101、第二半导体层102和基板100。剩余的第一半导体层101和第二半导体层102形成通道区域a1，a2和a3。在一些实施例中，基板100亦被蚀刻，因此在基板100上方形成突起部分100p。在一些实施例中，通道区域a1，a2和a3和对应的突起部分100p形成鳍状结构，因此通道区域a1，a2和a3以及对应的突出部分100p可以被称为“鳍结构”。

第一半导体层101和第二半导体层102具有不同的材料和/或组成，使得第一半导体层101和第二半导体层102具有不同的蚀刻速率。在一些实施例中，第一半导体层101由sige制成。第一半导体层101的锗百分比(原子百分比浓度)在大约10％至大约20％的范围内，亦可具有更高或更低的锗百分比。然而，应当理解，本揭露的实施例所列举的值仅为范例，且可改变为不同的值。例如，第一半导体层101可以是si0.8ge0.2或si0.9ge0.1，si和ge之间的比例可以根据实施例而变化，本揭露的实施例不限于此。第二半导体层102可以是不含锗的纯硅层。第二半导体层102也可以是基本上纯的硅层，例如，锗百分比小于约1％。在一些实施例中，第一半导体层101具有比第二半导体层102更高的锗原子百分比浓度。在一些其他实施例中，第二半导体层102和基板100可以由相同材料或不同材料制成。第一半导体层101和第二半导体层102可以通过化学气相沉积(cvd)、分子束磊晶(mbe)或其他合适的制程形成。在一些实施例中，第一半导体层101和第二半导体层102是通过磊晶成长技术形成的，因此在本文中第一半导体层101和第二半导体层102也可以称为磊晶层。

衬层107和隔离结构106可通过下列方法形成，例如，在基板100和通道区域a1、a2和a3上沉积衬里材料和隔离材料，执行cmp制程以移除多余的衬里材料和隔离材料直到第二半导体层102的顶表面暴露，然后进行回蚀刻制程以降低衬里材料和隔离材料的顶表面。衬里材料和隔离材料的剩余部分分别称为衬层107和隔离结构106。

参照图5a至图5c，其中图5a为记忆体元件10的上视图，图5b为沿着图5a的b-b线的剖面图，而图5c为沿着图5a的c-c线的剖面图。在基板100上方形成多个虚设栅极结构dg1、dg2、dg3、dg4、dg5、dg6、dg7和dg8。在一些实施例中，虚设栅极结构dg2-dg跨越通道区域a1-a3，而虚设栅极结构d1和d8则不跨越通道区域a1-a3。每个虚设栅极结构dg1-dg8包括栅极介电层162和虚设栅极层164。在一些实施例中，虚设栅极结构dg1-dg8可通过下列方法形成，例如，沉积栅极介电材料和虚设栅极材料，在基板100上形成遮罩，然后进行图案化制程以图案化栅极电介质材料和虚设栅极材料并形成虚设栅极结构dg1-dg8。

栅极介电层162可包括氧化硅、氮化硅，其组合等，并且可以通过适当的技术沉积或热成长。可以通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)之类的合适制程或任何合适制程来形成栅极介电层162。虚设栅极层164可以包括多晶硅(poly-si)或多晶硅锗(poly-sige)。此外，虚设栅极层164可以是掺杂有均匀或不均匀掺杂的多晶硅。虚设栅极层164可以通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)之类的适当制程或任何适当制程形成。

多个栅极间隔物120形成在虚设栅极结构dg1-dg8的相对侧壁上。栅极间隔物120可通过下列方法形成，例如，在虚设栅极结构dg1-dg8上方毯覆地形成间隔物层，接着执行蚀刻制程以移除间隔物层的水平部分，使得间隔物层的垂直部分遗留在虚设栅极结构dg1-dg8的侧壁上。

参照图6a及图6b，其中图6a及图6b分别延续图5b及图5c。在通道区域a1-a3中形成多个源/漏极结构sd1、sd2、sd3、sd4和sd5。以图6b为例，可通过例如蚀刻等适当制程将经由虚设栅极结构dg1-dg8和栅极间隔物120所暴露的通道区域a1凹陷。之后，分别在剩余通道区域a1的暴露表面上形成源/漏极结构sd1-sd5。源/漏极结构sd1-sd5可以通过执行磊晶制程以在通道区域域a1生长磊晶半导体材料来形成。源/漏极结构sd1-sd5根据最终晶体管的导电类型可掺杂有n型杂质(例如，磷)或p型杂质(例如，硼)。

层间介电质层(ild)130形成在栅极间隔物120旁。例如，在基板100上毯覆地沉积介电层并填充栅极间隔物120之间的空间，接着执行cmp制程以移除多余的介电层直到虚设栅极结构dg1-dg8的顶表面曝露。

参照图7a及图7b，其中图7a及图7b分别延续图6a及图6b。移除虚设栅极结构dg1-dg8以在栅极间隔物120之间形成栅极沟槽tr1。在一些实施例中，虚设栅极结构dg1-dg8可以通过适当的蚀刻制程，例如干蚀刻，湿蚀刻或其组合来移除。在蚀刻制程后，通道区域a1、a2和a3的第一半导体层101和第二半导体层102经由栅极间隔物120之间的栅极沟槽tr1暴露。

参照图8a及图8b，其中图8a及图8b分别延续图7a及图7b。如图8a所示，使第一半导体层101沿着垂直于通道区域a1，a2和a3的长度方向的方向变窄。在一些实施例中，可以使用诸如干蚀刻、湿蚀刻或其组合的蚀刻制程来使第一半导体层101变窄。在一些实施例中，第一半导体层101和第二半导体层102具有蚀刻选择性，因此在蚀刻制程之后第二半导体层102保持基本完好无损的，通时可以部分地移除第一半导体层101。然而，剩余的第一半导体层101仍然和其上和其下的第二半导体层102接触。也就是说，蚀刻剂不会横向蚀刻穿过半导体层101。在一些实施例中，蚀刻制程使用含卤素的蚀刻剂。在一些实施例中，蚀刻剂包括含氟流体，例如氟和/或氟化氢。

因此，间隙gp形成在相邻的第二半导体层102之间，其中最底部的间隙gp位在第二半导体层102与基板100的突出部分100p之间。在一些实施例中，位在第一半导体层101之上和之下的第二半导体层102界定了间隙gp的顶表面和底表面，而第一半导体层101界定了间隙gp的侧壁。在一些实施例中，两个间隙gp形成在第一半导体层101的相对两侧上，如图8a所示。

另一方面，在蚀刻制程之后，沿着通道区域a1、a2和a3的长度方向(见图8b)，第一半导体层101的宽度实质上维持不变。这是因为沿着通道区域a1、a2和a3的长度方向，第一半导体层101的侧壁被源/漏极结构sd1-sd5限制，因此蚀刻剂难以沿着这个方向蚀刻第一半导体层101，使得在蚀刻制程之后第一半导体层101的宽度实质上维持不变。在一些实施例中，在蚀刻制程之后，源/漏极结构sd1-sd5保持与第一半导体层101接触。因此，沿着垂直于通道区域a1、a2和a3的长度方向的方向(图8a)的第一半导体层101的横向宽度损失大于沿着通道区域a1、a2和a3的长度方向(图8b)的第一半导体层101的横向宽度损失。因此，在蚀刻制程之后，沿着垂直于通道区域a1、a2和a3的长度方向的方向(图8a)的第一半导体层101和第二半导体层102之间的宽度差大于沿着通道区域a1，a2和a3的长度方向的差(图8b)的第一半导体层101和第二半导体层102之间的宽度差。

参照图9a至图9c，其中图9a为记忆体元件10的上视图，图9b为沿着图9a的b-b线的剖面图，而图9c为沿着图9a的c-c线的剖面图。其中图9b及图9c分别延续图8a及图8b。分别在栅极沟槽tr1中(见图8a和图8b)形成金属栅极结构g1、g2、g3、g4、g5、g6、g7和g8。在一些实施例中，每个栅极结构g1-g8包括栅极介电层112、功函数金属层114和填充金属116。每一个栅极结构g1-g8可以通过下列方法形成，例如，在栅极沟槽tr1中沉积栅极介电质材料、功函数金属材料和导电材料，然后进行cmp制程移除多余的栅极介电质材料、功函数金属材料和导电材料直到暴露层间介电质层130。

图9b中，栅极结构g1-g8(以图9b的栅极结构g3为例)填补第二半导体层102之间的间隙gp。在一些实施例中，栅极结构g1-g8的栅极介电层112、功函数金属层114和填充金属116直接填充在间隙gp中，使得栅极介电层112、功函数金属层114和填充金属116直接位于第二半导体层102之间。栅极介电层112、功函数金属层114和填充金属116直接位于最底部的第二半导体层102和基板100的突出部分100p之间。栅极结构g1-g8的栅极介电层112沿着第二半导体层102的顶表面、侧壁和底表面延伸，且沿着第一半导体层101的侧壁延伸。

参照图10a至图10c，其中图10a为记忆体元件10的上视图，图10b为沿着图10a的b-b线的剖面图，而图10c为沿着图10a的c-c线的剖面图。在栅极结构g1-g8上方形成蚀刻停止层135和层间介电质层140。可以使用例如电将增强cvd，低压cvd，ald或其他合适的技术来形成蚀刻停止层135。可以使用例如cvd，ald，旋涂玻璃(sog)或其他合适的技术来形成层间介电质层140。

多个源/漏极接触160形成为与源/漏极结构接触。以图10c为例，形成源/漏极接触160与源/漏极结构sd3接触。在一些实施例中，源/漏极接触160可以通过下列方法形成，例如，蚀刻层间介电质层140，蚀刻停止层135和层间介电质层130以形成暴露源/漏极结构的开口，在开口中填充导电材料，接着执行cmp制程以移除多余的导电材料直到暴露出层间介电质层140的顶表面。

蚀刻停止层145和层间介电质层150形成在层间介电质层140上方。蚀刻停止层145可以使用例如电浆增强cvd，低压cvd，ald或其他方法形成合适的技术。层间介电质层150可以使用例如cvd，ald，旋涂玻璃(sog)或其他合适的技术来形成。

形成多个通孔vbl1、vbl2、vbl3、vwlr0、vwlp0、vwlr1和vwlp1。例如，通孔vbl1、vbl2、vbl3、vwlr0、vwlp0、vwlr1和vwlp1可以通过下列方法形成，例如，蚀刻蚀刻停止层135、层间介电质层140、蚀刻停止层145和层间介电质层150以形成开口，在开口中形成导电层，接着执行cmp制程以移除多余的导电层直到暴露层间介电质层150的顶表面。在一些实施例中，通孔vwlr0、vwlp0、vwlr1和vwlp1分别落在栅极结构g4、g3、g5和g6上。以图10b为例，通孔vwlp0接触栅极结构g3。在一些实施例中，通孔vbl1、vbl2、vbl3分别落在通道区域a1、a2和a3上方的源/漏极接触160上。以图10c为例，通孔vbl1在通道区域a1上方接触源/漏极接触160。

参照图11a至图11c，其中图11a为记忆体元件10的上视图，图11b为沿着图11a的b-b线的剖面图，而图11c为沿着图11a的c-c线的剖面图。

在层间介电质层150上方形成位元线bl1、bl2和bl3以及字元线wlp0、wlr0、wlp1和wlr1。例如，在层间介电质层150上方沉积导电层，并且根据一预定的图案对导电层进行图案化。因此，通孔vbl1、vbl2、vbl3、vwlp0、vwlr0、vwlp1和vwlr1上方的剩余导电层的部分分别称为位元线bl1、bl2和bl3以及字元线wlp0、wlr0、wlp1、和wlr1。

图12a为本揭露的部分实施例的在记忆体元件中引入纳米片结构所导致的功率下降的模拟结果。图12b为本揭露的部分实施例的在记忆体元件中引入纳米片结构所导致的饱和电流isat提升的模拟结果。

在图12a和图12b中，条件a和b为上述记忆体元件的模拟结果，其中条件a是不具有纳米片结构的记忆体元件的模拟结果，而条件b是具有上述纳米片结构的记忆体元件的模拟结果。如图12a所示，将条件a与条件b进行比较，明显地，在记忆体元件中形成纳米片结构可以降低记忆体元件的功率。在将纳米片结构引入记忆体元件中的一些实施例中，记忆体元件的功率可以降低约40％，且记忆体元件的晶体管(例如，图1的第一晶体管t0)的崩溃电压可降低约0.2v。另一方面，如图12b所示，明显地，在记忆体元件中形成纳米片结构可以改善记忆体元件的晶体管的饱和电流isat。在将纳米片结构引入记忆体元件中的一些实施例中，可以将记忆体元件的晶体管的饱和电流isat增加约30％。

图13为本揭露的部分实施例的制造记忆体元件的方法m1。虽然方法m1是由一系列操作或步骤来描述，然应了解此方法并没有限制操作或其顺序。因此，在部分实施例中，这些操作或步骤可以不同的顺序被执行，及/或同时地执行。此外，在部分实施例中，描述的操作或步骤可被切割为多个操作或步骤，其可在不同时间点或是相同时间点与其他操作或是子操作一起进行。在部分实施例中，描述的操作或步骤可被省略，或包括其他没有被描述的操作或步骤。

在方块s101中，在基板上交替地形成第一半导体层和第二半导体层。图4a至图4c为对应至方块s101的实施例的示意图。

在方块s102中，在第一半导体层和第二半导体层上方形成虚设栅极，并在虚设栅极的相对侧壁上形成栅极间隔物。图5a至图5c为对应至方块s102的实施例的示意图。

在方块s103中，在第一半导体层和第二半导体层中形成源/漏极结构，并在源/漏极结构上方形成第一层间介电质层。图6a及图6b为对应至方块s103的实施例的示意图。

在方块s104中，移除虚设栅极以在栅极间隔物之间形成栅极沟槽。图7a及图7b为对应至方块s104的实施例的示意图。

在方块s105中，蚀刻第一半导体层使第一半导体层变窄。图8a及图8b为对应至方块s105的实施例的示意图。

在方块s106中，在栅极沟槽内形成金属栅极结构。图9a至图9c为对应至方块s106的实施例的示意图。

在方块s107中，在第一层间介电质层上方形成第一蚀刻停止层、第二层间介电质层、第二蚀刻停止层及第三层间介电质层，形成第一通孔穿过第一蚀刻停止层、第二层间介电质层、第二蚀刻停止层及第三层间介电质层，以及形成第二通孔穿过第二层间介电质层、第二蚀刻停止层及第三层间介电质层。图10a至图10c为对应至方块s107的实施例的示意图。

在方块s108中，在第一和第二通孔上方分别形成字元线和位元线。图11a至图11c为对应至方块s108的实施例的示意图。

图14为本揭露的部分实施例的半导体元件的方块图。半导体元件包括彼此电性连接的主阵列晶片900、字元线驱动器910、感测放大器920和高压(highvoltage；hv)开关930。

主阵列晶片900可以包括多个存储单元以及耦接存储单元的多个字元线和位元线。例如，主阵列晶片900可为图1所讨论的记忆体元件，其包括记忆体单元c1至c6，字元线wlp0、wlr0、wlp1、wlr1以及位元线bl1、bl2、bl3。每一个记忆体单元c1至c6包括晶体管t0和t1。在一些实施例中，字元线驱动器910、感测放大器920和高压开关930可以包括多个晶体管以执行所欲的功能。

在一些实施例中，主阵列晶片900的输入/输出(i/o)电路允许对主阵列晶片900的记忆体单元进行编程/读取操作，且一般会耦接至字元线驱动器910和感测放大器920。在一些实施例中，主阵列晶片900的字元线耦接至字元线驱动器910，主阵列晶片900的位元线耦接至感测放大器920。

在对主阵列晶片900的存储单元进行编程/读取操作期间，字元线驱动器910可以将电压提供给字元线，以调节(例如，升高或降低)所选择的字元线的电压位准。举例来说，字元线驱动器910可将电压供应到如图2a和图2b所讨论的字元线wlp0、wlr0、wlp1、wlr1。高压开关930可以是适合的开关电路，并配置向字元线驱动器910提供相对高的电压信号。在读取操作期间，感测放大器920检测至少两条位元线之间的信号差以区分逻辑高状态和低状态。举例来说，感测放大器920可检测如图2a和图2b所讨论的位元线bl1、bl2、bl3之间的信号差异。

参照图15。图15绘制了两个晶体管t3、t4，其中晶体管t3设置在基板100的第一区域r1中，而晶体管t4设置在基板100的第二区域r2中。在一些实施例中，基板100的第一区域r1可以是主阵列晶片900。另一方面，第二区域r2可以是图14的字元线驱动器910、感测放大器920和高压开关930。换句话说，晶体管t3是设置在图14的主阵列晶片900内，而晶体管t4则是设置在图14的字元线驱动器910、感测放大器920和高压开关930内。

晶体管t3与图3a至图11c中所讨论的晶体管相似。例如，晶体管t3包括通道区域a1和跨越通道区域a1的栅极结构g3。通道区域a1包括交替堆叠的第一半导体层101和第二半导体层102，其中第一半导体层101比第二半导体层102窄。应注意，图15的通道区域a1和栅极结构g3可以分别替换为通道区域a2、a3和栅极结构g2、g4、g5、g6。

另一方面，晶体管t4包括通道区域a4和跨越通道区域a9的栅极结构g9。通道区域a4包括悬浮在基板100上方的多个第二半导体层202，其中第二半导体层202与晶体管t3的第二半导体层102相似或相同。栅极结构g9包括栅极介电层212、功函数金属层214和填充金属216，它们分别与栅极结构g3的晶体管t3的栅极介电层112、功函数金属层114和填充金属116相似或相同。第二区域r2的晶体管t4与第一区域r1的晶体管t3的不同之处在于，晶体管t4的通道区域a4没有晶体管t3的第一半导体层101的材料。因此，沿着栅极结构g9的长度方向上，栅极结构g9完全围绕第二半导体层202。

在一些实施例中，晶体管t3的第二半导体层102具有宽度w2，而晶体管t4的第二半导体层202具有宽度w3，其中宽度w3小于宽度w2。在一些实施例中，晶体管t3和晶体管t4可以通过图4a至图4c中讨论的方法形成。例如，在基板上方交替形成第一和第二半导体层，蚀刻第一半导体层，然后形成栅极结构。在一些实施例中，因为第二半导体层202的宽度w3小于第二半导体层102的宽度w2，所以在图8a和图8b所讨论的蚀刻第一半导体层的操作期间将完全移除第一半导体层(未图示)。然而，如图8a和图8b所示，由于第二半导体层102的宽度w2较大，因此在蚀刻之后第一半导体层101残留在第二半导体层102之间。

图16a及图16b为本揭露的部分实施例的记忆体元件的示意图。图16a及图16b的记忆体元件和图3a至图3d所讨论的记忆体元件10类似，因此相关细节将不再赘述。

在图16a中，第一半导体层101具有凹陷的侧壁。这是由于在图8a和图8b所讨论用于使第一半导体层101变窄的的蚀刻制程所导致的结果。因此，栅极结构g3和第一半导体层101具有弯曲的交界面。

在图16b中，图示第一半导体层101a、在第一半导体层101a之上的第一半导体层101b，以及在第一半导体层101b之上的第一半导体层101c，其中第一半导体层101a、101b、101c由相同的材料制成，且与上述第一半导体层101相同。第一半导体层101a、101b和101c分别具有宽度w4、w5和w6，其中宽度w4大于宽度w5，且宽度w5大于宽度w6。这是由于在图8a和图8b用于变窄第一半导体层的刻蚀制程而导致的，因为蚀刻制程的蚀刻剂难以深入并且到达较低的第一半导体层。

根据前述实施例可以看出，本揭露在制造半导体器件方面提供了优点。然而，应当理解，其他实施例可以提供附加的优点，并且在本文中不必公开所有优点，并且对于所有实施例都不需要特定的优点。一个优点是，因为通道区域包括纳米片结构，所以栅极结构与通道区域之间的接触面积增加，此举将改善电子迁移率，从而增加记忆体元件的晶体管的饱和电流isat。另一个优点是，因为栅极结构的栅极介电层可以在纳米片结构的角处诱发高电场。电场可能对于破坏记忆体元件的晶体管的介电层的电压有帮助。因此，可以降低记忆体元件的晶体管的崩溃电压，也因此降低了记忆体元件的功率。

根据本揭露的部分实施例，一种记忆体元件包含基板、多个第一半导体层和多个第二半导体层、第一栅极结构和第二栅极结构、第一通孔和第二通孔，及第一字元线和第二字元线。第一半导体层和第二半导体层该基板上交替堆叠。第一栅极结构和第二栅极结构跨越第一半导体层和第二半导体层，其中在沿着第一栅极结构和第二栅极结构的长度方向上，第一半导体层的宽度窄于第二半导体层的宽度。第一通孔和第二通孔分别位于第一栅极结构和第二栅极结构上方。第一字元线和第二字元线分别位于第一通孔和第二通孔上方。

根据部分实施例，其中第一栅极结构接触第二半导体层的底表面以及第一半导体层的侧壁。

根据部分实施例，其中第一栅极结构包含栅极介电层、功函数金属层及填充金属，其中栅极介电层、功函数金属层及填充金属直接位于两相邻的第二半导体层之间。

根据部分实施例，其中该基板包含一突出部分，第一半导体层的最底者接触基板的突出部分以及第二半导体层的最底者。

根据部分实施例，其中第一栅极结构包含栅极介电层，且栅极介电层延伸于第二半导体层的最底者的底表面、第二半导体层的最底者的侧壁，以及基板的突出部分的上表面。

根据部分实施例，其中第一半导体层具有凹陷的侧壁。

根据部分实施例，其中第一半导体层的最底者宽于第一半导体层的最顶者。

根据本揭露的部分实施例，一种记忆体元件包含基板、多个第一半导体层和多个第二半导体层、多个源/漏极结构、栅极结构、位元线、字元线。源/漏极结构位于第一半导体层和第二半导体层的两侧。栅极结构跨越第一半导体层和第二半导体层，其中在沿着栅极结构的长度方向上的第一半导体层和第二半导体层的宽度差大于沿着垂直栅极结构的长度方向上的第一半导体层和些第二半导体层的宽度差。位元线位于源/漏极结构上方。字元线位于栅极结构上方。

根据部分实施例，其中源/漏极结构接触第一半导体层与第二半导体层。

根据部分实施例，其中第二半导体层的底表面接触第一半导体层和栅极结构。

根据部分实施例，其中第一半导体层具有第一宽度，第二半导体层具有第二宽度，其中第一宽度小于第二宽度。

根据部分实施例，其中第一宽度和第二宽度的比例范围为约1：45至约1：9。

根据部分实施例，其中栅极结构和第一半导体层形成弯曲交界面。

根据部分实施例，还包含位于栅极结构的相对侧壁上的栅极间隔物，其中在沿着垂直基板的上表面的方向上，栅极间隔物重叠于第一半导体层和第二半导体层。

根据部分实施例，其中第一半导体层的锗原子浓度高于第二半导体层的锗原子浓度。

根据本揭露的部分实施例，交替形成第一半导体层和第二半导体层在基板上；在第一半导体层和第二半导体层上方形成虚设栅极结构；在虚设栅极结构的相对侧壁上形成栅极间隔物；移除虚设栅极结构以暴露第一半导体层和第二半导体层；蚀刻第一半导体层以使第一半导体层变窄，使得间隙形成于垂直相邻的两个第二半导体层之间，其中第一半导体层在蚀刻后仍维持接触第二半导体层；以及形成栅极结构于第二半导体层之间的间隙中。

根据部分实施例，还包含形成源/漏极结构接触第一半导体层和第二半导体层，其中在蚀刻第一半导体层之后，源/漏极结构维持接触第一半导体层和第二半导体层。

根据部分实施例，其中蚀刻第一半导体层使得第一半导体层的宽度随着远离基板的方向变小。

根据部分实施例，其中蚀刻第一半导体层使得第一半导体层的侧壁弯曲。

根据部分实施例，还包含分别形成第一通孔和第二通孔于栅极结构和源/漏极结构上方；以及分别形成字元线和位元线于第一通孔和第二通孔上方。

上文概述了若干实施例的特征，以便本领域熟悉此项技艺者可更好地理解本揭示案的态样。本领域熟悉此项技艺者应当了解到他们可容易地使用本揭示案作为基础来设计或者修改其他制程及结构，以实行相同目的及/或实现相同优势的。本领域熟悉此项技艺者亦应当了解到，此类等效构造不脱离本揭示案的精神及范畴，以及在不脱离本揭示案的精神及范畴的情况下，其可对本文进行各种改变、取代及变更。