技术特征：
1.一种半导体封装结构，其包含：第一半导体装置；第二半导体装置；再分布结构，其用于所述第一半导体装置和所述第二半导体装置之间的电连接，所述再分布结构包括：图案化的第一介电层，其具有第一表面和与所述第一表面相对的第二表面；第二介电层，其在所述第一半导体装置和所述图案化的第一介电层之间，所述第二介电层设置在所述图案化的第一介电层的所述第一表面上；以及图案化的第一电路层，其设置在所述图案化的第一介电层的所述第一表面上并且在所述第二介电层中延伸；以及电导体，其设置在由所述图案化的第一介电层和所述图案化的第一电路层界定的凹部中，用于经由所述再分布结构进行电连接。2.根据权利要求1所述的半导体封装结构，其中所述电导体贯穿所述图案化的第一介电层。3.根据权利要求1所述的半导体封装结构，其中所述再分布结构进一步包括第二电路层，其堆叠在所述图案化的第一电路层上并且在所述第二介电层中延伸。4.根据权利要求3所述的半导体封装结构，其中所述电导体将所述第二电路层连接到所述第二半导体装置。5.根据权利要求4所述的半导体封装结构，其中除了所述图案化的第一介电层和所述图案化的第一电路层之外，所述凹部进一步由所述第二电路层界定。6.根据权利要求5所述的半导体封装结构，其中所述电导体包括容纳在所述凹部中的第一部分，以及从所述图案化的第一介电层的所述第二表面突出的第二部分。7.根据权利要求6所述的半导体封装结构，其进一步包含在所述图案化的第一介电层的所述第二表面上的底部填充层，所述底部填充层密封所述电导体的所述第二部分。8.一种半导体封装结构，其包含：第一半导体装置；第二半导体装置；图案化的钝化层，其在所述第一半导体装置和所述第二半导体装置之间；再分布结构，其用于所述第一半导体装置和所述第二半导体装置之间的电连接，所述再分布结构包括：图案化的第一介电层，其设置在所述图案化的钝化层上，所述图案化的第一介电层具有第一表面和与所述第一表面相对的第二表面；第二介电层，其在所述第一半导体装置和所述图案化的第一介电层之间，所述第二介电层设置在所述图案化的第一介电层的所述第一表面上；图案化的第一电路层，其设置在所述图案化的第一介电层的所述第一表面上并且在所述第二介电层中延伸；第二电路层，其设置在所述图案化的第一电路层上，所述第二电路层包括延伸到所述图案化的第一电路层中的凸起部分；以及导电体，其设置在由所述图案化的钝化层、所述图案化的第一介电层和所述第二电路
层的所述凸起部分界定的凹部中，用于经由所述再分布结构进行电连接。9.根据权利要求8所述的半导体封装结构，其中所述图案化的第一电路层包括未被所述图案化的第一介电层掩蔽的部分。10.根据权利要求9所述的半导体封装结构，其中所述图案化的第一电路层的未掩蔽部分与所述第二导电层的所述凸起部分邻接。11.根据权利要求9所述的半导体封装结构，其中所述图案化的第一电路层的所述未掩蔽部分和所述第二导电层的所述凸起部分形成用于安置所述电导体的所述凹部的底表面。12.根据权利要求11所述的半导体封装结构，其中除了所述第二导电层的所述凸起部分、所述图案化的钝化层和所述图案化的第一介电层之外，所述凹部进一步由所述图案化的第一电路层的所述未掩蔽部分界定。13.根据权利要求8所述的半导体封装结构，其中所述电导体包括容纳在所述凹部中的第一部分，以及从所述图案化的第一介电层的所述第二表面突出的第二部分。14.根据权利要求13所述的半导体封装结构，其进一步包含在所述图案化的第一介电层的所述第二表面上的底部填充层，所述底部填充层密封所述电导体的所述第二部分。15.一种制造半导体封装结构的方法，所述方法包含：在测试阶段之前：提供第一载体；形成图案化的缓冲层在所述第一载体上；形成第一再分布结构，包含：形成第一介电层在所述图案化的缓冲层上方；形成电路层堆叠，所述电路层堆叠包括在所述第一介电层上的第一电路层和在所述第一电路层上的第二电路层；以及形成第二介电层在所述第一介电层和所述第二电路层上；以及在所述测试阶段之后：去除所述第一载体，暴露所述图案化的缓冲层；使用所述图案化的缓冲层作为掩模，去除未被所述图案化的缓冲层掩蔽的所述第一介电层的部分，得到图案化的第一介电层，所述图案化的第一介电层暴露所述第一电路层的部分；使用所述图案化的第一介电层作为掩模，去除所述第一电路层的暴露部分，得到图案化的第一电路层；以及形成电导体在由所述图案化的第一介电层和所述图案化的第一电路层界定的凹部中。16.根据权利要求15所述的方法，其中所述图案化的第一电路层暴露所述第二电路层的部分，并且除了所述图案化的第一介电层和所述图案化的第一电路层之外，所述凹部也由所述第二电路层的所述暴露部分界定。17.根据权利要求15所述的方法，其中所述图案化的缓冲层包括与所述图案化的第一电路层相同的材料，所述方法进一步包含：在去除所述第一电路层的所述暴露部分的同时，去除所述图案化的缓冲层。18.根据权利要求17所述的方法，在形成所述第二介电层之后，其进一步包含：图案化所述第二介电层，暴露所述第二电路层的部分；以及
形成图案化的导电层在所述图案化的第二介电层上，所述图案化的导电层填充所述第二电路层的所述暴露部分。19.根据权利要求18所述的方法，其进一步包含：安装第一半导体装置到所述图案化的第二介电层上；以及形成第一封装层在所述图案化的第二介电层上，所述第一封装层覆盖所述图案化的导电层和所述第一半导体装置。20.根据权利要求19所述的方法，其进一步包含：减小所述第一封装层，得到减小的图案化的导电层，所述减小的图案化的导电层暴露所述第一半导体装置的导电焊盘；以及形成第二再分布结构在所述减小的第一封装层上。21.根据权利要求20所述的方法，其进一步包含：形成第一电导体在所述第二再分布结构上；安装第二半导体装置到所述第二再分布结构上；以及形成第一底部填充层在所述第二半导体装置和所述第二再分布结构之间。22.根据权利要求21所述的方法，其进一步包含：通过经由所述第一电导体施加电信号，在所述测试阶段期间对含有制造中的所述半导体封装结构的晶片执行测试；以及在所述测试阶段之后修整所述晶片的边缘。23.根据权利要求22所述的方法，其进一步包含：在所述第一电导体上方将第二载体结合到所述晶片。24.根据权利要求23所述的方法，其中在所述凹部中形成所述电导体之后，其进一步包含：提供包括第三半导体装置的封装装置，所述封装装置设有第二电导体；以及通过将所述第二电导体中的一个连接到所述凹部中的所述电导体，将所述封装装置安装到所述图案化的第一介电层。25.根据权利要求24所述的方法，其进一步包含：使所述第二电导体和所述电导体中的一个回流；以及形成第二底部填充层在所述封装装置和所述图案化的第一介电层之间。26.根据权利要求15所述的方法，在所述第一载体上形成图案化的缓冲层之前，其进一步包含：形成缓冲层在所述第一载体上；形成图案化的钝化层在所述缓冲层上，暴露所述缓冲层的部分；以及使用所述图案化的钝化层作为掩模，去除所述缓冲层的暴露部分，得到所述图案化的缓冲层。27.根据权利要求26所述的方法，其中所述图案化的钝化层包括聚酰亚胺。28.根据权利要求26所述的方法，其中除了所述图案化的第一介电层和所述图案化的第一电路层之外，所述凹部也由所述钝化层界定。29.根据权利要求26所述的方法，其中在所述图案化的缓冲层上形成第一介电层包含：形成所述第一介电层在所述图案化的钝化层上，所述第一介电层与所述图案化的钝化
层共形。30.根据权利要求29所述的方法，其中所述第一导电层与所述第一介电层共形，并且所述第二导电层包括延伸到所述第一导电层中的凸起部分。31.根据权利要求30所述的方法，其中除了所述图案化的第一介电层和所述图案化的第一电路层之外，所述凹部也由所述第二导电层的所述凸起部分界定。
技术总结
提供了一种制造半导体封装结构的方法。所述方法包括：提供第一载体，在所述第一载体上方形成图案化的缓冲层，形成第一再分布结构，所述第一再分布结构包括在所述图案化的缓冲层上形成第一介电层，在通过向所述第一再分布结构施加电信号进行电测试之后，去除所述第一载体，去除所述第一介电层的部分，得到图案化的第一介电层，所述图案化的第一介电层暴露所述第一电路层的部分，使用所述图案化的第一介电层作为掩模，去除所述第一电路层暴露部分，得到图案化的第一电路层，并且在由所述图案化的第一介电层和所述图案化的第一电路层界定的凹部中形成电导体。的凹部中形成电导体。的凹部中形成电导体。
技术研发人员：周庭旸
受保护的技术使用者：日月光半导体制造股份有限公司
技术研发日：2020.12.28
技术公布日：2022/6/30