半导体结构的制作方法

[0001]
本实用新型属于半导体制造领域，涉及半导体结构。


背景技术：

[0002]
随着集成电路的功能越来越强、性能和集成度越来越高，封装技术在集成电路产品中扮演着越来越重要的角色，在整个电子系统的价值中所占的比例越来越大。晶圆级封装(wlp)技术由于具有小型化、低成本、高集成度以及具有更好的性能和更高的能源效率等优点，因此，已成为高要求的移动/无线网络等电子设备的重要的封装方法，是目前最具发展前景的封装技术之一。
[0003]
重新布线层(rdl)，可对芯片的焊盘的焊区位置进行重新布局，并使新焊区按照阵列排布，因此，rdl在wlp工艺中得到广泛应用。随着封装技术的发展，迫切需要高密度、小间距的rdl金属线。
[0004]
现有技术中，cu金属作为导电材质被广泛应用在wlp工艺中，但由于cu金属具有可锻性，在进行平坦化工艺后，容易残留cu金属，而残留的cu金属会对制备的高密度、小间距的器件的电性能造成影响。
[0005]
因此，提供一种半导体结构，以彻底清除残留的cu金属，实属必要。


技术实现要素：

[0006]
鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体结构，用于解决现有技术中平坦化工艺后残留cu金属的问题。
[0007]
为实现上述目的及其他相关目的，本实用新型提供一种半导体结构，所述半导体结构包括：si衬底、绝缘层及cu柱，其中，所述cu柱位于所述si衬底中，所述绝缘层包覆所述cu柱的侧壁及底部并与所述si衬底相接触，且所述cu柱与所述绝缘层具有第一高度差，所述si衬底与所述绝缘层具有第二高度差，且所述第二高度差大于所述第一高度差。
[0008]
可选地，所述第一高度差的范围包括0.1μm～0.5μm。
[0009]
可选地，所述第二高度差的范围包括2μm～5μm。
[0010]
可选地，所述绝缘层与所述cu柱之间还包括金属种子层，且所述金属种子层与所述cu柱具有相同高度。
[0011]
可选地，所述绝缘层包括sio2层及si3n4层中的一种或组合。
[0012]
如上所述，本实用新型的半导体结构包括si衬底、绝缘层及cu柱，其中，cu柱位于si衬底中，绝缘层包覆cu柱的侧壁及底部并与si衬底相接触，且cu柱与绝缘层具有第一高度差d1，si衬底与绝缘层具有第二高度差d2，且第二高度差d2大于第一高度差d1；由于cu柱与绝缘层具有第一高度差d1，可有效避免对器件的电性能造成影响；进一步的，由于si衬底与绝缘层具有第二高度差d2，且第二高度差d2大于第一高度差d1，从而可进一步的避免绝缘层内外侧cu金属的连接，以有效避免对器件的电性能造成影响。
附图说明
[0013]
图1显示为实施例中制备半导体结构的工艺流程示意图。
[0014]
图2显示为实施例中进行平坦化后的结构示意图。
[0015]
图3显示为实施例中进行湿法处理后的结构示意图。
[0016]
图4显示为实施例中进行干法刻蚀后的结构示意图。
[0017]
元件标号说明
[0018]
100
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
si衬底
[0019]
200
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绝缘层
[0020]
300
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cu柱
[0021]
400
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
cu金属残留
[0022]
d1
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第一高度差
[0023]
d2
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二高度差
具体实施方式
[0024]
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
[0025]
如在详述本实用新型实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0026]
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于
……
之间”表示包括两端点值。
[0027]
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
[0028]
需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
[0029]
参阅图1～图4，本实施例提供一种半导体结构的制备方法，包括以下步骤：
[0030]
提供si衬底100；
[0031]
图形化所述si衬底100，以形成沟槽(未图示)；
[0032]
于所述沟槽中形成绝缘层200，以覆盖所述沟槽的底部及侧壁；
[0033]
形成cu柱300，以填充所述沟槽；
[0034]
进行平坦化，以显露所述si衬底100、绝缘层200及cu柱300；
[0035]
进行湿法处理，去除cu金属残留400以及部分所述cu柱300，以使所述cu柱300与所述绝缘层200具有第一高度差d1；
[0036]
干法刻蚀所述si衬底100，使得所述si衬底100与所述绝缘层200具有第二高度差d2，且所述第二高度差d2大于所述第一高度差d1。
[0037]
本实施例的所述半导体结构的制备方法，在进行所述平坦化后，通过所述湿法处理，可去除所述cu金属残留400，且使所述cu柱300与所述绝缘层200具有所述第一高度差d1，进一步的，通过所述干法刻蚀去除部分所述si衬底100，使得所述si衬底100与所述绝缘层200具有所述第二高度差d2，且所述第二高度差d2大于所述第一高度差d1，从而可进一步的避免所述绝缘层200内外侧cu金属的连接，以有效避免对器件的电性能造成影响。
[0038]
参阅图1，首先，提供si衬底100，并图形化所述si衬底100，以形成沟槽(未图示)。
[0039]
具体的，图形化所述si衬底100的方法可采用常规的光刻方法，如采用掩膜进行图形化，所述掩膜可包括光刻胶，但并不局限于此。所述沟槽的深度、宽度及分布可根据需要进行选择，此处不作过分限制。
[0040]
接着，于所述沟槽中形成绝缘层200，以覆盖所述沟槽的底部及侧壁。
[0041]
作为示例，所述绝缘层200包括sio2层及si3n4层中的一种或组合，通过覆盖所述沟槽的底部及侧壁的所述绝缘层200，可有效避免后续形成的cu柱300与所述si衬底100之间形成导电通道，从而起到良好的绝缘效果。所述绝缘层200的具体形成方法、厚度、材质可根据需要进行选择，此处不作过分限制。本实施例中，所述绝缘层200采用sio2层，但并非局限于此，所述绝缘层200也可采用si3n4层或sio2层与si3n4层的叠层。
[0042]
作为示例，在形成所述绝缘层200之后及形成所述cu柱300之前，还包括形成金属种子层(未图示)的步骤。
[0043]
具体的，可通过pvd法，在所述绝缘层200的表面形成所述金属种子层，所述金属种子层可包括ti/cu金属种子层或cu金属种子层，但并不局限于此，具体可根据需要进行选择。其中，优选所述金属种子层采用cu金属种子层，以便于后续在形成所述第一高度差d1时，可使得所述金属种子层与所述cu柱300具有相同的刻蚀速率，使得所述金属种子层与所述cu柱300具有相同高度，避免所述金属种子层与所述绝缘层200外侧的cu金属相连接。
[0044]
接着，形成所述cu柱300，以填充所述沟槽。
[0045]
具体的，当所述沟槽中具有所述金属种子层时，可采用电镀法形成所述cu柱300，但并非局限于此，如所述cu柱300也可通过图形化的掩膜以及沉积法制备，此处不作过分限制。
[0046]
接着，进行平坦化，以显露所述si衬底100、绝缘层200及cu柱300。
[0047]
作为示例，所述平坦化包括机械研磨及化学机械研磨中的一种或组合。
[0048]
具体的，本实施例中，采用先机械研磨，而后进行较精细的化学机械研磨，从而可获得较为平整的表面，但所述平坦化的工艺并非局限于此，如也可根据需要仅采用机械研磨或仅采用化学机械研磨，此处不作过分限制。然而，由于cu金属具有良好的可锻性，因此在进行所述平坦化的过程中，所述cu柱300边缘附近会形成cu金属残留400，而该部分残留的cu金属，会对后续制备的高密度、小间距的器件的电性能造成影响，因此需要彻底清除所述cu金属残留400，参阅图2。
[0049]
接着，参阅图3，进行湿法处理，去除所述cu金属残留400以及部分所述cu柱300，以
使所述cu柱300与所述绝缘层200具有第一高度差d1。
[0050]
作为示例，所述湿法处理所采用的处理液包括与cu金属进行化学反应的酸性溶液，所述酸性溶液包括h2o2、h3po4及h2so4中的一种或混合溶液。
[0051]
具体的，通过所述酸性溶液的湿法处理，可有效去除位于所述cu柱300边缘的所述cu金属残留400，且进一步的，所述酸性溶液还可去除部分所述cu柱300，以使得所述cu柱300与所述绝缘层200具有所述第一高度差d1，从而可进一步的避免未被完全清除的所述cu金属残留400与所述cu柱300相接触，以提高后续制备的器件的电性能。
[0052]
作为示例，所述第一高度差d1的范围包括0.1μm～0.5μm。
[0053]
具体的，所述第一高度差d1的取值越大越有利于避免所述cu金属残留400与所述cu柱300相接触，但所述第一高度差d1过大，会造成所述绝缘层200在后续的研磨工艺中产生如裂纹等缺陷，反而会造成所述cu柱300与所述si衬底100之间存在电性导通的隐患，因此，本实施例中，所述第一高度差d1优选0.3μm，但并非局限于此，也可采用如0.2μm、0.4μm等。
[0054]
接着，参阅图4，干法刻蚀所述si衬底100，使得所述si衬底100与所述绝缘层200具有第二高度差d2，且所述第二高度差d2大于所述第一高度差d1。
[0055]
具体的，通过所述干法刻蚀，可使得所述si衬底100与所述绝缘层200具有所述第二高度差d2，且所述第二高度差d2大于所述第一高度差d1，从而可进一步的避免所述绝缘层200内外侧的cu金属的连接，以有效避免对器件的电性能造成影响。
[0056]
作为示例，所述第二高度差d2的范围包括2μm～5μm。
[0057]
具体的，所述第二高度差d2的取值越大越有利于避免所述cu金属残留400与所述cu柱300相接触，但所述第二高度差d2过大，会造成所述绝缘层200在后续的研磨工艺中产生如裂纹等缺陷，反而会造成所述cu柱300与所述si衬底100之间存在电性导通的隐患，因此，本实施例中，所述第二高度差d2优选3μm，但并非局限于此，也可采用如2μm、4μm等。
[0058]
参阅图4，本实施例还提供一种半导体结构，本实施例的所述半导体结构可采用上述方法制备，但并非局限于此。
[0059]
具体的，所述半导体结构包括si衬底100、绝缘层200及cu柱300，其中，所述cu柱300位于所述si衬底100中，所述绝缘层200包覆所述cu柱300的侧壁及底部并与所述si衬底100相接触，且所述cu柱300与所述绝缘层200具有第一高度差d1，所述si衬底100与所述绝缘层200具有第二高度差d2，且所述第二高度差d2大于所述第一高度差d1。
[0060]
本实施例的所述半导体结构，由于所述cu柱300与所述绝缘层200具有所述第一高度差d1，可有效避免对器件的电性能造成影响；进一步的，由于所述si衬底100与所述绝缘层200具有所述第二高度差d2，且所述第二高度差d2大于所述第一高度差d1，从而可进一步的避免所述绝缘层200内外侧cu金属的连接，以有效避免对器件的电性能造成影响。
[0061]
作为示例，所述第一高度差d1的范围包括0.1μm～0.5μm。
[0062]
具体的，所述第一高度差d1的取值越大越有利于避免cu金属残留与所述cu柱300相接触，但所述第一高度差d1过大，会造成所述绝缘层200在后续的研磨工艺中产生如裂纹等缺陷，反而会造成所述cu柱300与所述si衬底100之间存在电性导通的隐患，因此，本实施例中，所述第一高度差d1优选0.3μm，但并非局限于此，也可采用如0.2μm、0.4μm等。
[0063]
作为示例，所述第二高度差d2的范围包括2μm～5μm。
[0064]
具体的，所述第二高度差d2的取值越大越有利于避免cu金属残留与所述cu柱300相接触，但所述第二高度差d2过大，会造成所述绝缘层200在后续的研磨工艺中产生如裂纹等缺陷，反而会造成所述cu柱300与所述si衬底100之间存在电性导通的隐患，因此本实施例中，所述第二高度差d2优选3μm，但并非局限于此，也可采用如2μm、4μm等。
[0065]
作为示例，所述绝缘层200与所述cu柱300之间还包括金属种子层(未图示)，且所述金属种子层与所述cu柱300具有相同高度。
[0066]
具体的，所述金属种子层可包括ti/cu金属种子层或cu金属种子层，但并不局限于此，具体可根据需要进行选择。其中，优选所述金属种子层采用cu金属种子层且所述金属种子层与所述cu柱300具有相同高度，避免所述金属种子层与所述绝缘层200外侧的cu金属相连接。
[0067]
作为示例，所述绝缘层200包括sio2层及si3n4层中的一种或组合。
[0068]
具体的，通过所述绝缘层200可有效避免所述cu柱300与所述si衬底100之间形成导电通道，从而起到良好的绝缘效果。所述绝缘层200的具体形成方法、厚度、材质可根据需要进行选择，此处不作过分限制。本实施例中，所述绝缘层200采用sio2层，但并非局限于此，所述绝缘层200也可采用si3n4层或sio2层与si3n4层的叠层。
[0069]
综上所述，本实用新型的半导体结构包括si衬底、绝缘层及cu柱，其中，cu柱位于si衬底中，绝缘层包覆cu柱的侧壁及底部并与si衬底相接触，且cu柱与绝缘层具有第一高度差d1，si衬底与绝缘层具有第二高度差d2，且第二高度差d2大于第一高度差d1；由于cu柱与绝缘层具有第一高度差d1，可有效避免对器件的电性能造成影响；进一步的，由于si衬底与绝缘层具有第二高度差d2，且第二高度差d2大于第一高度差d1，从而可进一步的避免绝缘层内外侧cu金属的连接，以有效避免对器件的电性能造成影响。
[0070]
上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。