半导体结构的制作方法
【技术领域】
[0001]本发明是有关于一种半导体结构，特别是关于一种用于存储器装置上，包括接地线及位线的半导体结构。
【背景技术】
[0002]在金属氧化物半导体场效晶体管(Metal-Oxide-SemiconductorField-EffectTransistor, M0SFET)中，基体端(Body或Substrate)通常是与源极端(Source)等电位，源极-基体结(source-body junct1n)的电压为零。
[0003]然而，元件设计上可能会出现基体端与源极端并不直接相连的情形。如此一来，线路上额外的负载会使源极端会产生偏压Vs，进而改变晶体管的门坎电压(Thresholdvoltage, VT),这种效应称为基体效应(body effect)。
[0004]当多个晶体管串接的时候(例如存储器装置内串接的多个位线)，累积起来的基体效应会使晶体管的Vt有相当程度的变化，改变电路特性。因此，消除基体效应对半导体工艺来说相当必要。一般的闪存装置会设计金属接地线用以降低基体效应。不过，已知技术的接地线相较于位线体积较大，不但占用很多空间，邻近接地线的位线也容易受到周遭电路的负载效应(loading effect)或戰合效应(coupling effect)影响而改变电性,而必须设计成空白线路(dummy line),徒增成本。
【发明内容】
[0005]本发明是有关于一种半导体结构，具有特定的位线与接地线配置，可减少接地线占用面积，并同时维持元件良好的电性。
[0006]根据本发明的一方面，提出一种半导体结构，包括多个叠层块以及多个导电线。此些叠层块系平行且接续排列，各叠层块由相对的二个指状垂直栅极结构组成。指状垂直栅极结构包括阶梯状结构及多个位线叠层，阶梯状结构与位线叠层垂直，且相对的二个指状垂直栅极结构的位线叠层交错排列。导电线间隔排列于叠层块之上，且延伸方向与位线叠层垂直。导电线包括多条位线及多条接地线，各叠层块上包括至少一条接地线。
[0007]根据本发明的另一方面，提出一种半导体结构，包括衬底、多个存储单元以及多条导电线。存储单元位于衬底上，且以行列方式配置。导电线位于存储单元之上，多条导电线间系彼此平行且间隔相同的间距。导电线是与存储单元电性连接，且包括多条位线及多条接地线。
[0008]为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0009]图1A绘示依照本发明一实施例的半导体结构的示意图，图1B绘示图1A的半导体结构的侧面示意图。
[0010]图2A至图2D绘示本发明一实施例的半导体结构的制造流程的示意图，图2D绘示本发明一实施例的半导体结构的示意图。
[0011]图3绘示本发明一实施例的半导体结构的简化示意图。
[0012]【符号说明】
[0013]1、4:半导体结构
[0014]102B、103B、104B、105B、112A、113A、114A、115A:阶梯状结构
[0015]102C:接触区
[0016]119:串选择线栅极结构
[0017]125-1、...、125-N:字线
[0018]126、127:栅极选择线
[0019]128:源极线
[0020]131:位线叠层
[0021]140:源极接触
[0022]150:通孔
[0023]2:指状垂直栅极结构
[0024]200:位线
[0025]3:叠层块
[0026]300:接地线
[0027]MLl:第一金属层
[0028]ML2-l、ML2-2:第二金属层
[0029]ML3-1、…ML3-11:第三金属层
【具体实施方式】
[0030]以下是参照所附图式详细叙述本发明的实施例。图式中相同的标号是用以标示相同或类似的部分。需注意的是，图式系已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。
[0031]请参照图1A及图1B，图1A绘示依照本发明一实施例的半导体结构的示意图，图1B则为图1A的半导体结构的侧面示意图。图1A绘示的半导体结构I为一种三维反及(NAND)栅闪存装置,其采用了指状垂直栅极结构(finger vertical gate, Finger VG)的设计。指状垂直栅极结构的内容于相同申请人及发明人的美国专利字号8，503，213以及8，383，512两篇文献中有详细说明，此处仅做简单说明。图1A及图1B中的存储器装置10忽略部份的绝缘材料，以显示出额外的结构。举例来说，介于半导体条纹之间、脊形叠层中以及介于半导体条纹的脊形叠层之间的绝缘层皆被移除。
[0032]如图1A及图1B所示，多层阵列形成于绝缘层之上，且包括多个字线125-1.....125-N共形于多个位线叠层。多个位线叠层包括半导体条纹112、113、114与115。在相同平面中的半导体条纹与阶梯状结构112A、113A、114A、115A、102B、103B、104B、105B电性连接。
[0033]阶梯状结构112A、113A、114A、115A终止半导体条纹112、113、114、115 ;阶梯状结构102B、103B、104B、105B终止半导体条纹102、103、104、105。如图所示，阶梯状结构112A、113A、114A、115A、102B、103B、104B、105B系电性连接于不同的位线用以连接至译码电路系统，以在阵列中选择平面。
[0034]半导体条纹构成的位线叠层系耦接阶梯状结构112A、113A、114A、115A或阶梯状结构102B、103B、104B、105B,但仅会耦接其中一者，不会同时耦接两者。
[0035]半导体条纹112、113、114、115构成的位线叠层是通过阶梯状结构112AU13A、114A、115A终止于一端，通过串选择线栅极结构119、栅极选择线126、字线125-1至125-N、栅极选择线127，并通过源极线128终止于另一端。半导体条纹112、113、114、115构成的位线叠层未抵达阶梯状结构102B、103B、104B、105B。
[0036]相似的，半导体条纹102、103、104、105构成的位线叠层是通过阶梯状结构102B、103B、104B、105B终止于一端，并通过串选择线栅极结构109、栅极选择线127、字线125-N至125-1、栅极选择线126以及通过源极线128终止于另一端(图1B)。半导体条纹102、103、104、105构成的位线叠层未抵达阶梯状结构112A、113A、114A、115A。
[0037]第一金属层ML1、第二金属层ML2与第三金属层ML3为导电材料,作为导电线形成在半导体条纹以及字线125-1?124-N的阵列之上。第二金属层ML2包括二源极线(对应于源极线128的部份)，其方向平行于字线(y轴)。第三金属层ML3则包括位线及接地线，其方向平行于半导体材料条纹(X轴)。于图1A及图1B的例子中，第三金属层ML3-1?ML3-4作为位线ML2，电性连接于不同的阶梯状结构112A、113A、114A、115A与102B、103B、104BU05B的步阶。位线ML3使位线讯号能选择特定半导体条纹平面。而第三金属层ML3-5作为接地线，并未与阶梯状结构112A、113A、114A、115A*102B、103B、104B、105B连接，而是透过源极线128连接到半导体条纹112、113、114、115构成的位线叠层。本例中，第三金属层ML3具有相同的尺寸与间距，可于一次黄光工艺中同时形成，仅以其连接关系定义何者为位线(ML3-1?ML3-4)，何者为接地线(ML3-5)。
[0038]图2A至图2D绘示本发明一实施例的半导体结构的制造方法，此实施例的半导体结构是将两个图1A及图1B所示的半导体结构I并排，为方便说明，此处仅绘示半导体结构的上视图。此半导体结构可显着减少接地线占用的空间，但仍能维持低的基体效应。
[0039]如图2A所示，半导体结构包括两组接续排列的叠层块3 (stacking block)。叠层块3即为图1B的虚线框A部份，也就是半导体结构I去除金属层MLl?ML3剩余的部份。图2A所示的叠层块3更移除了字线125-1?1