技术特征：
1.一种半导体集成电路装置，包括第一标准单元和第二标准单元，其特征在于：所述第一标准单元和所述第二标准单元沿第一方向排列布置，所述第一标准单元包括第一栅极布线、第一虚设栅极布线、第一焊盘、第一纳米片以及第一虚设纳米片，所述第一虚设栅极布线形成为在所述第一栅极布线的、位于所述第一方向的所述第二标准单元侧与所述第一栅极布线相邻，所述第一焊盘设在所述第一栅极布线与所述第一虚设栅极布线之间，所述第一纳米片形成为与所述第一栅极布线在俯视时重合且与所述第一焊盘相连，所述第一虚设纳米片形成为与所述第一虚设栅极布线在俯视时重合且与所述第一焊盘相连，所述第二标准单元包括第二栅极布线、第二虚设栅极布线以及第二焊盘，所述第二虚设栅极布线形成为在所述第二栅极布线的、位于所述第一方向的所述第一标准单元侧与所述第二栅极布线相邻且形成为与所述第一虚设栅极布线相邻，所述第二焊盘设在所述第二栅极布线与所述第二虚设栅极布线之间。2.根据权利要求1所述的半导体集成电路装置，其特征在于：所述第二标准单元还包括第二纳米片和第二虚设纳米片，所述第二纳米片形成为与所述第二栅极布线在俯视时重合且与所述第二焊盘相连，所述第二虚设纳米片形成为与所述第二虚设栅极布线在俯视时重合且与所述第二焊盘相连。3.根据权利要求1或2所述的半导体集成电路装置，其特征在于：在所述第一标准单元与所述第二标准单元之间，布置有填充单元。4.根据权利要求1到3中任一项权利要求所述的半导体集成电路装置，其特征在于：俯视时，在所述第一虚设栅极布线与所述第二虚设栅极布线之间形成有局部布线，所述局部布线沿与所述第一方向垂直的第二方向延伸。5.一种半导体集成电路装置，包括第一标准单元和第二标准单元，其特征在于：所述第一标准单元和所述第二标准单元沿第一方向相邻布置，在所述第一标准单元与所述第二标准单元的单元交界，形成有第一虚设栅极布线，所述第一标准单元包括第一栅极布线、第一焊盘、第一纳米片以及第一虚设纳米片，所述第一栅极布线形成为沿所述第一方向与所述第一虚设栅极布线相邻，所述第一焊盘设在所述第一虚设栅极布线与所述第一栅极布线之间，所述第一纳米片形成为与所述第一栅极布线在俯视时重合且与所述第一焊盘相连，所述第一虚设纳米片形成为与所述第一虚设栅极布线在俯视时重合且与所述第一焊盘相连，所述第二标准单元包括第二栅极布线、第二焊盘、第二纳米片以及第二虚设纳米片，所述第二栅极布线形成为沿所述第一方向与所述第一虚设栅极布线相邻，所述第二焊盘设在所述第一虚设栅极布线与所述第二栅极布线之间，所述第二纳米片形成为与所述第二栅极布线在俯视时重合且与所述第二焊盘相连，所述第二虚设纳米片形成为与所述第一虚设栅极布线在俯视时重合且与所述第二焊盘相连且形成为与所述第一虚设纳米片分开。
6.一种半导体集成电路装置的制造方法，所述半导体集成电路装置包括第一标准单元和第二标准单元，其特征在于：所述第一标准单元和所述第二标准单元沿第一方向相邻布置，所述半导体集成电路装置的制造方法包括以下步骤：在半导体衬底上交替层叠互不相同的两种半导体，形成层叠半导体；在所述层叠半导体的上部，在所述第一标准单元与所述第二标准单元的单元交界的位置形成第一牺牲栅极构造体，在所述第一标准单元的形成位置形成第二牺牲栅极构造体，在所述第二标准单元的形成位置形成第三牺牲栅极构造体；除去俯视时形成在所述第一牺牲栅极构造体与所述第二牺牲栅极构造体之间以及所述第一牺牲栅极构造体与所述第三牺牲栅极构造体之间的所述层叠半导体，由此分别在所述第一牺牲栅极构造体、所述第二牺牲栅极构造体以及所述第三牺牲栅极构造体的下部形成第一层叠半导体部、第二层叠半导体部以及第三层叠半导体部；通过使所述第一层叠半导体部和所述第二层叠半导体部外延生长，在所述第一层叠半导体部与所述第二层叠半导体部之间形成第一焊盘，通过使所述第一层叠半导体部和所述第三层叠半导体部外延生长，在所述第一层叠半导体部与所述第三层叠半导体部之间形成第二焊盘；除去所述第一牺牲栅极构造体、所述第二牺牲栅极构造体以及所述第三牺牲栅极构造体；除去所述第一层叠半导体部的一部分或全部，以免所述第一焊盘与所述第二焊盘通过所述第二层叠半导体部电连接。
技术总结
标准单元(C1)包括栅极布线(52)、虚设栅极布线(56)、焊盘(46)、纳米片(24)以及虚设纳米片(34)，虚设栅极布线(56)形成为在栅极布线(52)的、位于X方向的附图右侧与栅极布线(52)相邻，焊盘(46)设在栅极布线(52)与虚设栅极布线(56)之间，纳米片(24)形成为与栅极布线(52)在俯视时重合且与焊盘(46)相连，虚设纳米片(34)形成为与虚设栅极布线(56)在俯视时重合且与焊盘(46)相连。且与焊盘(46)相连。且与焊盘(46)相连。
技术研发人员：岩堀淳司
受保护的技术使用者：株式会社索思未来
技术研发日：2020.09.23
技术公布日：2022/5/10