包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法与流程

本文中所公开的实施例涉及存储器阵列且涉及用于形成存储器阵列的方法。

背景技术：

存储器是一种集成电路且在计算机系统中用于存储数据。存储器可制造于各个存储器单元的一或多个阵列中。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从存储器单元进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，且存取线可沿着阵列的行使存储器单元以导电方式互连。每一存储器单元可通过感测线与存取线的组合唯一地寻址。

存储器单元可以是易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长的时间段。通常将非易失性存储器指定为具有至少约10年保持时间的存储器。易失性存储器会耗散，且因此刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的保留时间。无论如何，存储器单元经配置以在至少两个不同的可选择状态保留或存储存储内容。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些各个存储器单元可配置成存储多于两个位或状态的信息。

场效应晶体管是一种可用于存储器单元中的电子组件。这些晶体管包括一对导电源极/漏极区，所述一对导电源极/漏极区在其间具有半导电沟道区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分开。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一个流动到另一个。当从栅极移除电压时，大大地防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可以可逆方式编程的电荷存储区。

快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。举例来说，现代个人计算机可将bios存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态驱动器的快闪存储器替代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使得制造商能够提供针对增强特征远程升级装置的能力。

nand可以是集成式快闪存储器的基本架构。nand单元部件包括串联耦合到存储器单元的串联组合的至少一个选择装置(其中所述串联组合通常称为nand串)。nand架构可按三维布置配置，其包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元单独地包括可以可逆方式编程的竖直晶体管。控制电路系统或其它电路系统可形成于竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构也可包括单独地包括晶体管的竖直堆叠的存储器单元。

存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如如美国专利申请公开案第2015/0228651号、第2016/0267984号和第2017/0140833号中的任一个中所展示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯结构”中发生。阶梯结构包含个别“台阶”(替代地称为“阶”或“阶梯”)，其限定个别字线的接触区，竖向延伸的导通孔在所述接触区上接触以提供对字线的电存取。

技术实现要素：

本公开的一个实施例提供一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在衬底上方形成包括竖直交替的第一层和第二层的堆叠；在所述堆叠中形成水平拉长的沟槽以形成横向间隔开的存储器块区；在所述沟槽中的个别沟槽的底部区中形成催化材料；将金属材料无电沉积到所述催化材料的催化表面上以个别地填充所述个别沟槽的至少大部分剩余体积；以及形成延伸穿过所述第一层和所述第二层的沟道材料串。

本公开的另一实施例提供一种用于形成包括存储器单元串的存储器阵列的方法，其包括：形成包括竖直交替的绝缘层和导电层的堆叠，所述堆叠包括在其间具有水平拉长的沟槽的横向间隔开的存储器块，沟道材料串延伸穿过所述绝缘层和所述导电层；沉积绝缘材料以对所述沟槽中的个别沟槽的侧壁和底部进行加衬且稍微填充所述个别沟槽；在所述个别沟槽的底部区中的所述绝缘材料上形成催化材料；以及将金属材料无电沉积到所述催化材料的催化表面上以个别地填充所述个别沟槽的至少大部分剩余体积。

本公开的又一个实施例提供一种包括存储器单元串的存储器阵列，其包括：横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层；以及介入材料，其横向位于横向紧邻的所述存储器块之间且纵向沿着所述存储器块的边，所述介入材料包括在下部金属材料正上方且直接抵靠所述下部金属材料的上部金属材料，所述下部金属材料在其中包括竖直拉长的缝隙，所述上部金属材料在其中不含任何竖直拉长的缝隙。

本公开的再一个实施例提供一种包括存储器单元串的存储器阵列，其包括：横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层；以及介入材料，其横向位于横向紧邻的所述存储器块之间且纵向沿着所述存储器块的边，所述介入材料包括在下部金属材料正上方且直接抵靠所述下部金属材料的上部金属材料，所述上部金属材料和下部金属材料相对于彼此相同的组成是按重量计大于70％到小于100％；所述上部金属材料的至少一个合金组分的浓度大于所述下部金属材料中的此类至少一个合金组分(如果存在)；所述合金组分包括金属元素和非金属元素。

附图说明

图1是根据本发明的一实施例的处理中衬底的一部分的图解横截面视图且是穿过图2中的线1-1截取的。

图2是穿过图1中的线2-2截取的图解横截面视图。

图3到5是图1和2的部分的放大视图。

图6到16是根据本发明的一些实施例的处于处理中的图1到5的构造或其部分的概略依序截面、展开、放大和/或部分视图。

具体实施方式

本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列例如nand或其它存储器单元的阵列，其在阵列下可具有至少一些外围控制电路系统(例如阵列下cmos)。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的与晶体管栅极的形成时间无关的其它处理。本发明的实施例还涵盖与制造方法无关的存储器阵列(例如，nand架构)。参考图1到16描述实例方法实施例。

图1到5示出具有阵列区域12的实例构造10，在所述阵列区域中已形成晶体管和/或存储器单元56的竖向延伸串49。这包含具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/绝缘(即，其中以电学方式)材料中的任何一或多者的基底衬底11。各种材料已经竖向形成于基底衬底11上方。材料可在图1到5所描绘材料的旁边、竖向内侧或竖向外侧。举例来说，集成电路的其它部分制造或完全制造的组件可设置于基底衬底11上方、周围或内部某处。还可制造用于操作竖向延伸的存储器单元串的阵列(例如，阵列12)内的组件的控制电路系统和/或其它外围电路系统，且所述电路系统可或可不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。本文中，“子阵列”也可视为阵列。

包括导体材料17的导体层16形成于衬底11上方。导体层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如外围阵列下电路系统和/或公共源极线或板)的部分。包括竖直交替导电层22(或者称为第一层)和绝缘层20(或者称为第二层)的堆叠18已形成于导体层16上方。层20和22中的每一个的实例厚度是22到60纳米。仅展示少量的层20和22，其中堆叠18更可能包括几十、一百或更多(等)个层20和22。可以是或可以不是外围和/或控制电路系统的部分的其它电路系统可处于导体层16与堆叠18之间。举例来说，此类电路系统的导电材料和绝缘材料的多个竖直交替层可在最低的导电层22之下和/或在最上面的导电层22之上。举例来说，一或多个选择栅极层(未展示)可在导体层16与最低导电层22之间，且一或多个选择栅极层可在导电层22的最上部上方(未示出)。替代地或另外，所描绘的最上部和最低导电层22中的至少一者可以是选择栅极层。实例绝缘层20包括绝缘材料24(例如，二氧化硅和/或可具有一或多个组份的其它材料)。

穿过绝缘层20和导电层22到导体层16(例如通过蚀刻)形成沟道开口25。沟道开口25可随着在堆叠18中移动更深而径向向内渐缩(未展示)。在一些实施例中，沟道开口25可如所展示进入导体层16的导体材料17，或可止于顶部(未展示)。替代地，作为实例，沟道开口25可止于最低绝缘层20顶部或内部。使沟道开口25至少延伸到导体层16的导体材料17的原因是，在期望此类连接时，确保沟道材料与导体层16直接电耦合而不使用替代处理和结构来实现这一点。蚀刻终止材料(未展示)可在导体层16的导体材料17内或顶上，以在有此类期望时有助于相对于导体层16终止对沟道开口25的蚀刻。此类蚀刻终止材料可以是牺牲性或非牺牲性的。借助于实例且仅为简洁起见，将沟道开口25示出为布置成每行四个和五个开口25的交错行的群组或列，且排列在横向间隔开的存储器块区58中，所述存储器块区包括横向间隔开的存储器块58。本文中，“块”一般包含“子块”。存储器块58可例如沿着方向55在纵向上为细长的并且定向。可使用任何替代现有或未来开发的布置和构造。

实例存储器块58示出为至少部分地由形成(例如，通过各向异性蚀刻)到堆叠18中的水平拉长的沟槽40界定。水平拉长的沟槽40可具有直接抵靠导体层16的导体材料17(例如，顶部或内部)的相应底部(如所展示)，或可具有处于导体层16的导体材料17上方的相应底部(未展示)。无论如何，沟槽40可以被视为包括侧壁42和底部43，包含底部区35。

晶体管沟道材料可竖向地沿着绝缘层和导电层形成于个别沟道开口中，因此包括与导体层中的导电材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)和横向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区域、存储材料(例如，电荷存储材料)和绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，如掺杂或未掺杂的硅，或电荷捕集材料，如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向地在沟道材料与存储材料之间。

图1到5展示一个实施例，其中电荷阻挡材料30、存储材料32和电荷传递材料34已竖向地沿着绝缘层20和导电层22形成于个别沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可通过例如在堆叠18上方和个别沟道开口25内沉积其相应薄层且随后将此类晶体管材料往回至少平坦化到堆叠18的顶部表面来形成。

沟道材料36还竖向地沿着绝缘层20和导电层22形成于沟道开口25中且在一个实施例中包括个别操作性沟道材料串53，所述沟道材料串具有存储器单元材料(例如，30、32和34)且绝缘层20中的材料24水平地在紧邻的沟道材料串53之间。归因于比例，材料30、32、34和36在图1和2中共同展示为且仅指定为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗以及所谓的iii/v半导体材料(例如，gaas、inp、gap以及gan)。材料30、32、34以及36中的每一种的实例厚度是25到100埃。如所示，可进行冲压蚀刻以从沟道开口25的基底移除材料30、32和34以露出导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32和34中的每一个单独地发生(如所示出)，或可在材料34的沉积之后相对于所有材料共同发生(未示出)。替代地且仅作为举例，可不进行冲压蚀刻，且沟道材料36可通过单独的导电互连件(未展示)直接电耦合到导体层16的导体材料17。沟道开口25示出为包括径向中心实心介电材料38(例如，旋涂介电质、二氧化硅和/或氮化硅)。替代地且仅作为举例，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或不含实心材料(未展示)。无论如何，并且在一个实施例中，导电材料(例如，导电插塞/包括导电掺杂多晶硅的通孔且未图示)可以直接抵靠个别沟道材料串53的上部部分中的横向内侧部。

实例导电层22包括导电材料48，所述导电材料是个别导电线29(例如，字线)的部分，所述个别导电线也是个别晶体管和/或存储器单元56的竖向延伸串49的部分。可在形成导电材料48之前形成薄的绝缘衬里(例如，al2o3且未展示)。晶体管和/或存储器单元56的大致位置在图5中用括号指示，且一些在图1到4中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每一沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层中可能是每沟道开口多个字线，且未示出)。导电材料48可视为具有对应于各个晶体管和/或存储器单元56的控制栅极区52的末端50(图5)。在描绘的实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32以及34可视为横向地位于控制栅极区52与沟道材料36之间的存储器结构65。

在一个实施例中，第一层初始经形成为包括牺牲材料，所述牺牲材料被各向同性蚀刻掉且被个别导电线的导电材料48替换(例如，通过后栅过程中的沟槽40，且在如下所述的无电沉积金属材料的动作之前)。替代地且仅作为举例，沟槽40可穿过导电材料48形成(例如，在先栅过程中)。

电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件可在存储器单元中具有以下功能：在编程模式中，电荷阻挡件可防止电荷载流子朝向控制栅极从存储材料(例如，浮动栅极材料、电荷捕集材料等)离开，且在擦除模式中，电荷阻挡件可防止电荷载流子从控制栅极流入电荷存储材料中。因此，电荷阻挡件可用以阻挡各个存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。借助于另外的实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此类存储材料是绝缘的(例如，在绝缘存储材料32与导电材料48之间不存在任何不同成分材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接处可足以在不存在任何单独成分绝缘体材料30的情况下充当电荷阻挡区。此外，导电材料48与材料30(如果存在)的交接处结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如氮化硅材料32)的横向外部区。实例材料30是氧化硅铪和二氧化硅中的一或多者。

参看图6和7，并且在一个实施例中，已沉积绝缘材料41(例如，二氧化硅和/或氮化硅)以对个别沟槽40的侧壁42和底部43进行加衬且稍微填充个别沟槽40。在一个实施例中，绝缘材料41可被视为在个别沟槽40的底部中具有与个别沟槽40的侧壁42成角度的顶部表面67。导电材料48可从绝缘层20(未示出)中的材料24的边缘横向凹回，并且如果是这样，那么绝缘材料41将在由此形成的凹部中(未示出)。

催化材料形成于个别沟槽的底部区中(即，本文的“催化”和“非催化”是在无电沉积的上下文中)。仅借助于实例，图8到10示出在个别沟槽40的底部区35(图10)中的绝缘材料41上形成催化材料19，并且在一个实施例中如图示对个别沟槽内的绝缘材料41的侧壁68和底部69进行加衬以稍微填充个别沟槽40的剩余体积。在一个实施例中，且如图所示，催化材料19已形成为完全覆盖个别沟槽40的底部中的绝缘材料41的所有顶部表面67。在一个实施例中，且如图所示，催化材料19已形成为在其中包括竖直拉长的缝隙39。在一个实施例中，且如图所示，竖直拉长的缝隙39也是水平拉长的(例如，如图8所示)。实例催化材料包含ti、ni、w、co、cu、mo、au和pd中的至少一种。

参看图11和12，并且在一个实施例中，催化材料19已从沟槽侧壁42的上部部分上方移除(例如，通过蚀刻)，例如留下在沟槽40的底部区35中具有实例缝隙39的催化材料19。催化材料19可被视为包括暴露的催化表面60。

参看图13和14，金属材料61已无电沉积到催化材料19的催化表面60上以个别地填充个别沟槽40的所有剩余体积的至少大部分。在一个实施例中，且如图所示，此类无电沉积用无电沉积的金属材料61完全填充，并且在一个实施例中如图示过度填充个别沟槽40的所有剩余体积。在一个实施例中，无电沉积的金属材料61包括与催化材料19和催化表面60的组份相同的组份的材料。在一个此类实施例中，无电沉积的金属材料按重量计大于与催化材料19和催化表面60的组份相同的组份的70％，且在一个此类实施例中按重量计小于与催化材料19和催化表面60的组份相同的组份的100％。在根据实施例所述的此一后者中，无电沉积的金属材料61具有比催化材料和催化表面中的此类至少一个合金组分(如果存在)大的浓度的至少一个合金组分，其中此合金组分包括金属元素和非金属元素。催化材料可不含有任何一个合金组分(即，按重量计0％)。在一个实施例中，所述非金属元素包括p、o、s、c或b中的至少一个，其中一些具体实例是以下各项中的至少一个：cowp、niwp、nib、wp、wb、wcup、wrep、nicup、nirep、cop、cob、femowb、nicop、fesnb、fewb、femob、nisncup、wsncup、cowo、niwo、wcuo、wreo、nicuo、nireo、femowo、nicoo、fesno、fewo、femoo、nisncuo、wsncuo、cows、niws、wcus、wres、nicus、nires、femows、nicos、fesns、fews、femos、nisncus、wsncus、cowc、niwc、wcuc、wres、nicuc、nirec、femowc、nicoc、fesnc、fewc、femoc、nisncuc和wsncuc。此类至少一个合金组分可为由无电沉积引入的杂质/制品/副产物。

在另一实施例中，无电沉积的金属材料61可按重量计为与催化材料19和催化表面60的组成不同的组成的至少70％。

无论如何，且仅借助于实例，实例无电沉积的金属材料61按重量计主要包含ti、w、mo、au、pt、pd、co、cu和ni中的至少一种。

在一个实施例中，且如图所示，无电沉积的金属材料61在其中不含任何竖直拉长的缝隙。

从业者能够确定和使用任何现有或未来开发的无电沉积用于形成金属材料61。举例来说，且仅借助于实例，可使用含有二价硫酸铜、乙二胺四乙酸、甲醛和氢氧化钠的ph12.5的水溶液将铜无电沉积到铜(在此实例中为催化表面)上。可使用含有硫酸镍、柠檬酸钠、乳酸、二甲胺硼烷和氢氧化铵的ph7.0的水溶液将镍无电沉积到镍(在此实例中为催化表面)上。可使用含有氨基磺酸、硫酸钠、硼酸、氢氧化钠、硫酸钴和连二磷酸钠的ph8.0的水溶液将co(p)无电沉积到合适的催化表面上。

材料41、19和61可共同被视为介入材料57，其可提供横向紧邻的存储器块58之间的横向电隔离(绝缘)。介入材料57可包含穿阵列通孔(tav)且未图示。

参看图15，已如图示对无电沉积的金属材料61进行任选的平坦化抛光。图16示出绝缘材料75(例如，二氧化硅和/或氮化硅)的任选的后续沉积。

如本文中关于其它实施例示出及/或描述的任何其它属性或方面可用于参考上文实施例示出及描述的实施例中。

替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖与制造方法无关的存储器阵列。然而，这种存储器阵列可具有如本文中在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入、形成和/或具有相对于装置实施例描述的任一属性。

在一个实施例中，存储器阵列(例如，12)包括存储器单元(例如，56)的串(例如，49)。阵列包括横向间隔开的存储器块(例如58)，所述存储器块个别地包括竖直堆叠(例如，18)，所述竖直堆叠包括交替的绝缘层(例如，20)和导电层(例如，22)。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过绝缘层和导电层。介入材料(例如，57)横向位于横向紧邻的存储器块58之间且纵向沿着所述存储器块的边。介入材料包括在下部金属材料(例如，19)正上方且直接抵靠所述下部金属材料的上部金属材料(例如，61)。下部金属材料在其中包括竖直拉长的缝隙(例如，39)。上部金属材料在其中不含任何竖直拉长的缝隙。可使用本文关于其它实施例示出和/或描述的任何其它属性或方面。

在一些实施例中，存储器阵列(例如，12)包括存储器单元(例如，56)的串(例如，49)。阵列包括横向间隔开的存储器块(例如58)，所述存储器块个别地包括竖直堆叠(例如，18)，所述竖直堆叠包括交替的绝缘层(例如，20)和导电层(例如，22)。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过绝缘层和导电层。介入材料(例如，57)横向位于横向紧邻的存储器块58之间且纵向沿着所述存储器块的边。介入材料包括在下部金属材料(例如，19)正上方且直接抵靠所述下部金属材料的上部金属材料(例如，61)。上部金属材料和下部金属材料相对于彼此是同一组成的按重量计大于70％到小于100％。上部金属材料具有比下部金属材料中的此类至少一个合金组分(如果存在)大的浓度的至少一个合金组分，其中所述合金组分包括金属元素和非金属元素。在一个实施例中，所述非金属元素是p、o、s、c和b中的至少一种。可使用本文关于其它实施例示出和/或描述的任何其它属性或方面。

上述处理或构造可以相对于组件的阵列来考虑，所述组件形成为此类组件的单个堆叠或单个叠组或者在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或访问阵列内的此类组件的控制和/或其它外围电路作为成品构造的部分也可形成于任何地方，且在一些实施例中可以在阵列下方(例如，阵列下方cmos)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于途中展示或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对彼此相同或不同，且不同堆叠/叠组可相对彼此具有相同的厚度或不同厚度。介入结构可提供于竖直紧邻的堆叠/叠组之间(例如，额外电路和/或电介质层)。并且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可以基本上同时制造。

上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。

在本文中，除非另外指明，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在...下方”、“在...之下”、“向上”和“向下”大体上参照竖直方向。“水平”指代沿着主衬底表面的大体方向(即，在10度内)且可以是相对于在制造期间处理衬底的方向，且竖直是与其大体上正交的方向。对“恰好水平”的参考是沿着主衬底表面的方向(即，无从其偏离的度数)且可以是相对于在制造期间处理衬底的方向。此外，如本文中所使用的“竖直”和“水平”是相对于彼此的大体上垂直方向，且与三维空间中衬底的定向无关。另外，“竖向延伸”及“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”及类似用语是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”以及其类似者参考基底长度的取向，在操作中电流在发射极与集电极之间沿着所述取向流动。在一些实施例中，竖向地延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。

此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些橫向重叠(即，水平地)。并且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所论述区/材料/组件下方/下面的所论述区/材料/组件的某一部分在另一所论述区/材料/组件的竖向内侧(即，与两个所论述区/材料/组件是否存在任何橫向重叠无关)。

本文中所描述的材料、区和结构中的任一个可以是均匀的或非均匀的，且无论如何在其上覆的任何材料上方可以是连续的或不连续的。当针对任何材料提供一或多种实例组合物时，所述材料可包括此一或多种组合物、主要由此一或多种组合物组成或由此一或多种组合物组成。此外，除非另行说明，否则可使用任何合适的现有或未来开发的技术形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入是实例。

另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有大体上恒定的厚度或具有可变的厚度。如果具有可变厚度，则除非另有指示，否则厚度是指平均厚度，且此类材料或区域将因厚度可变而具有某一最小厚度和某一最大厚度。如本文中所使用，“不同成分”仅要求两个所论述材料或区的可直接抵靠彼此的那些部分在化学上和/或在物理上不同，例如在所述材料或区非均质的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并不均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。本文中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“直接”的“上方”、“在上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构导致所陈述材料、区或结构相对于彼此无物理触碰接触的构造。

本文中，如果在正常操作中，电流能够从一个区域-材料-组件连续流动到另一区域-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区域-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区域-材料-组件之间且电耦合到所述区域-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间无介入电子组件(例如，无二极管、晶体管、电阻器、换能器、开关、熔丝等)。

本文中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”及“列”相对于任何系列的区、组件及/或特征同义地使用，与功能无关。无论如何，行可以是相对于彼此直的和/或弯曲和/或平行和/或不平行，列可同样如此。此外，行及列可相对彼此以90°或以一或多个其它角度(即，除平角之外)相交。

本文中的导电/导体/传导材料中的任一者的成分可以是金属材料和/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金以及任何一或多种导电金属化合物中的任一者或组合。

本文中，关于蚀刻、蚀刻、移除、移除、沉积、形成和/或形成的“选择性”是一种陈述材料相对于另一陈述材料以按体积计至少2:1的比率起作用的此类作用。另外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一种或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。

除非另有指示，否则本文中“或”的使用涵盖任一者和两者。

结论

在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：在衬底上方形成包括竖直交替的第一层和第二层的堆叠。在所述堆叠中形成水平拉长的沟槽以形成横向间隔开的存储器块区。在所述沟槽中的个别沟槽的底部区中形成催化材料。将金属材料无电沉积到所述催化材料的催化表面上以个别地填充所述个别沟槽的至少大部分剩余体积。沟道材料串形成且延伸穿过所述第一层和第二层。

在一些实施例中，所述无电沉积的金属材料的至少一个合金组分的浓度大于催化材料和催化表面中的此类至少一个合金组分(如果存在)。所述合金组分包括金属元素和非金属元素。在一些实施例中，所述非金属元素是p、o、s、c或b中的至少一种。在一些实施例中，所述非金属元素是p。在一些实施例中，所述非金属元素是o。在一些实施例中，所述非金属元素是s。在一些实施例中，所述非金属元素是c。在一些实施例中，所述非金属元素是b。

在一些实施例中，所述一个合金组分包括以下各项中的至少一种：cowp、niwp、nib、wp、wb、wcup、wrep、nicup、nirep、cop、cob、femowb、nicop、fesnb、fewb、femob、nisncup、wsncup、cowo、niwo、wcuo、wreo、nicuo、nireo、femowo、nicoo、fesno、fewo、femoo、nisncuo、wsncuo、cows、niws、wcus、wres、nicus、nires、femows、nicos、fesns、fews、femos、nisncus、wsncus、cowc、niwc、wcuc、wres、nicuc、nirec、femowc、nicoc、fesnc、fewc、femoc、nisncuc和wsncuc。在一些实施例中，所述一个合金组分包括cowp。在一些实施例中，所述一个合金组分包括niwp。在一些实施例中，所述一个合金组分包括nib。在一些实施例中，所述一个合金组分包括wp。在一些实施例中，所述一个合金组分包括wb。在一些实施例中，所述一个合金组分包括wcup。在一些实施例中，所述一个合金组分包括wrep。在一些实施例中，所述一个合金组分包括nicup。在一些实施例中，所述一个合金组分包括nirep。在一些实施例中，所述一个合金组分包括cop。在一些实施例中，所述一个合金组分包括cob。在一些实施例中，所述一个合金组分包括femowb。在一些实施例中，所述一个合金组分包括nicop。在一些实施例中，所述一个合金组分包括fesnb。在一些实施例中，所述一个合金组分包括fewb。在一些实施例中，所述一个合金组分包括femob。在一些实施例中，所述一个合金组分包括nisncup。在一些实施例中，所述一个合金组分包括wsncup。在一些实施例中，所述一个合金组分包括cowo。在一些实施例中，所述一个合金组分包括niwo。在一些实施例中，所述一个合金组分包括wcuo。在一些实施例中，所述一个合金组分包括wreo。在一些实施例中，所述一个合金组分包括nicuo。在一些实施例中，所述一个合金组分包括nireo。在一些实施例中，所述一个合金组分包括femowo。在一些实施例中，所述一个合金组分包括nicoo。在一些实施例中，所述一个合金组分包括fesno。在一些实施例中，所述一个合金组分包括fewo。在一些实施例中，所述一个合金组分包括femoo。在一些实施例中，所述一个合金组分包括nisncuo。在一些实施例中，所述一个合金组分包括wsncuo。在一些实施例中，所述一个合金组分包括cows。在一些实施例中，所述一个合金组分包括niws。在一些实施例中，所述一个合金组分包括wcus。在一些实施例中，所述一个合金组分包括wres。在一些实施例中，所述一个合金组分包括nicus。在一些实施例中，所述一个合金组分包括nires。在一些实施例中，所述一个合金组分包括femows。在一些实施例中，所述一个合金组分包括nicos。在一些实施例中，所述一个合金组分包括fesns。在一些实施例中，所述一个合金组分包括fews。在一些实施例中，所述一个合金组分包括femos。在一些实施例中，所述一个合金组分包括nisncus。在一些实施例中，所述一个合金组分包括wsncus。在一些实施例中，所述一个合金组分包括cowc。在一些实施例中，所述一个合金组分包括niwc。在一些实施例中，所述一个合金组分包括wcuc。在一些实施例中，所述一个合金组分包括wres。在一些实施例中，所述一个合金组分包括nicuc。在一些实施例中，所述一个合金组分包括nirec。在一些实施例中，所述一个合金组分包括femowc。在一些实施例中，所述一个合金组分包括nicoc。在一些实施例中，所述一个合金组分包括fesnc。在一些实施例中，所述一个合金组分包括fewc。在一些实施例中，所述一个合金组分包括femoc。在一些实施例中，所述一个合金组分包括nisncuc。在一些实施例中，所述一个合金组分包括wsncuc。

在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成包括竖直交替的绝缘层和导电层的堆叠。所述堆叠包括在其间具有水平拉长的沟槽的横向间隔开的存储器块。沟道材料串延伸穿过绝缘层和导电层。沉积绝缘材料以对所述沟槽中的个别沟槽的侧壁和底部进行加衬且稍微填充所述个别沟槽。在个别沟槽的底部区中的绝缘材料上形成催化材料。将金属材料无电沉积到所述催化材料的催化表面上以个别地填充所述个别沟槽的至少大部分剩余体积。

在一些实施例中，一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述横向间隔开的存储器块个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层。存储器单元的沟道材料串延伸穿过绝缘层和导电层。介入材料在横向上处于横向紧邻的存储器块之间且在纵向上沿着所述存储器块的边。介入材料包括在下部金属材料正上方且直接抵靠下部金属材料的上部金属材料。下部金属材料在其中包括竖直拉长的缝隙。上部金属材料在其中不含任何竖直拉长的缝隙。

在一些实施例中，下部金属材料包括ti、ni、w、co、cu、mo、au和pd中的至少一种。在一些实施例中，下部金属材料包括ti。在一些实施例中，下部金属材料包括ni。在一些实施例中，下部金属材料包括w。在一些实施例中，下部金属材料包括co。在一些实施例中，下部金属材料包括cu。在一些实施例中，下部金属材料包括mo。在一些实施例中，下部金属材料包括au。在一些实施例中，下部金属材料包括pd。

在一些实施例中，上部金属材料包括ti、w、mo、au、pt、pd、co、cu和ni中的至少一种。在一些实施例中，上部金属材料包括ti。在一些实施例中，上部金属材料包括w。在一些实施例中，上部金属材料包括mo。在一些实施例中，上部金属材料包括au。在一些实施例中，上部金属材料包括pt。在一些实施例中，上部金属材料包括pd。在一些实施例中，上部金属材料包括co。在一些实施例中，上部金属材料包括cu。在一些实施例中，上部金属材料包括ni。

在一些实施例中，一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述横向间隔开的存储器块个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层。存储器单元的沟道材料串延伸穿过绝缘层和导电层。介入材料在横向上处于横向紧邻的存储器块之间且在纵向上沿着所述存储器块的边。介入材料包括在下部金属材料正上方且直接抵靠下部金属材料的上部金属材料。上部金属材料和下部金属材料相对于彼此的相同组成是按重量计大于70％到小于100％。上部金属材料的至少一个合金组分的浓度大于下部金属材料中的此类至少一个合金组分(如果存在)。所述合金组分包括金属元素和非金属元素。

根据规定，已经以就结构和方法特征而言更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的特定特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。