半导体晶片及其制造方法与流程

半导体晶片及其制造方法
1.相关申请案的交叉引用
2.本技术案是基于2020年3月23日申请的第2020
‑
051539号在先日本专利申请案及2020年9月2日申请的第17/010,196号在先美国专利申请案并要求其优先权，其全部内容以引用的方式并入本文中。
技术领域
3.本文描述的实施例涉及半导体晶片及其制造方法。


背景技术：

4.当通过接合晶片(衬底)的金属垫来制造半导体装置时，期望减少对晶片的边缘部分的浪费处置。


技术实现要素：

5.在一个实施例中，一种半导体晶片包含第一衬底、提供在所述第一衬底上的第一绝缘体，及提供在所述第一绝缘体中的多个第一垫。所述晶片进一步包含提供在所述第一绝缘体上的第二绝缘体、提供在所述第二绝缘体中的所述第一垫上的多个第二垫、提供在所述第二绝缘体中的交替地包含多个第一绝缘层及多个第二绝缘层的堆叠膜，及提供在所述第二绝缘体上的第二衬底。此外，所述第一绝缘体及所述第二绝缘体在所述第一绝缘体的边缘面与所述第二绝缘体的边缘面之间相互连接，且所述第二绝缘体在所述第一及第二绝缘体的所述边缘面处介入在所述第一绝缘体与所述堆叠膜之间。
6.根据所述实施例，可减少对衬底的边缘部分或其类似者的浪费处置。
附图说明
7.图1是说明第一实施例的半导体装置的结构的横截面图；
8.图2是说明第一实施例的柱状部分cl的结构的横截面图；
9.图3及4是说明制造第一实施例的半导体装置的方法的横截面图；
10.图5a、5b、6a、6b、7a、7b、8a、8b是说明制造第一实施例的阵列晶片w1的方法的横截面图；
11.图9是说明第一实施例的电路晶片w2的制造方法的横截面图；
12.图10及11是说明第一实施例的半导体装置的制造方法的横截面图；
13.图12a、12b、13a、13b、14a、14b、15a、15b、16a、16b、17a、17b、18a、18b、19a、19b、20a、20b是说明制造第二实施例的阵列晶片w1的方法的横截面图；
14.图21a及21b是说明制造第二实施例的阵列晶片w1及电路晶片w2的方法的横截面图；且
15.图22及23是说明制造第二实施例的半导体装置的方法的横截面图。
具体实施方式
16.现将参考附图阐释实施例。在图1到23中，相同的组件由相同的参考符号表示，且将省略对其的重复描述。
17.(第一实施例)
18.图1是说明第一实施例的半导体装置的结构的横截面图。图1所说明的半导体装置是三维存储器，其包含接合在一起的阵列芯片1及电路芯片2。
19.阵列芯片1包含：包含多个存储单元的存储单元阵列11、存储单元阵列11上的绝缘体12，及存储单元阵列11之下的层间电介质13。绝缘体12例如是氧化硅膜或氮化硅膜。层间电介质13例如是氧化硅膜，或包含氧化硅膜及另一绝缘体的堆叠膜。层间电介质13是第二绝缘体的实例。
20.电路芯片2提供在阵列芯片1下方。阵列芯片1与电路芯片2接合在由参考符号s指示的接合面处。电路芯片2包含层间电介质14，及层间电介质14之下的衬底15。层间电介质14例如是氧化硅膜，或包含氧化硅膜及另一绝缘体的堆叠膜。层间电介质14是第一绝缘体的实例。衬底15例如是例如硅衬底的半导体衬底。
21.图1说明与衬底15的表面平行且彼此垂直的x及y方向，及垂直于衬底15的表面的z方向。在本说明书中，+z方向被视为向上方向，且
‑
z方向被视为向下方向。
‑
z方向可能与重力方向匹配，也可能与重力方向不匹配。
22.阵列芯片1包含多个字线wl及源线sl作为存储单元阵列11中的电极层。图1说明存储单元阵列11的阶梯结构部分21。每一字线wl经由接触插头22电连接到字线层23。穿透多个字线wl的每一柱状部分cl经由通孔插头24电连接到位线bl，且电连接到源线sl。源线sl包含作为半导体层的初级层sl1及作为金属层的次级层sl2。
23.电路芯片2包含多个晶体管31。每一晶体管31包含经由栅极绝缘体提供在衬底15上的栅极电极32，及提供在衬底15中的源极扩散层(未说明)及漏极扩散层(未说明)。进一步来说，电路芯片2包含提供在这些晶体管31的栅极电极32、源极扩散层或漏极扩散层上的多个接触插头33、提供在这些接触插头33上并包含多个线的线层34，及提供在线层34上并包含多个线的线层35。
24.电路芯片2进一步包含提供在线层35上并包含多个线的线层36、提供在线层36上的多个通孔插头37，及提供在这些通孔插头37上的多个金属垫38。金属垫38例如是铜(cu)层或铝(al)层。金属垫38是第一垫的实例。电路芯片2用作控制阵列芯片1的操作的控制电路(逻辑电路)。控制电路经配置具有晶体管31及其类似者，且电连接到金属垫38。
25.阵列芯片1包含提供在金属垫38上的多个金属垫41，及提供在金属垫41上的多个通孔插头42。进一步来说，阵列芯片1包含提供在这些通孔插头42上并包含多个线的线层43，及提供在线层43上并包含多个线的线层44。金属垫41例如是cu层或al层。金属垫41是第二垫的实例。以上提及的位线bl包含在线层44中。控制电路经由金属垫41及38及其类似者电连接到存储单元阵列11，且经由金属垫41及38及其类似者控制存储单元阵列11的操作。
26.阵列芯片1进一步包含提供在线层44上的多个通孔插头45、提供在这些通孔插头45或绝缘体12上的金属垫46，及提供在金属垫46或绝缘体12上的钝化膜47。金属垫46例如是cu层或al层，且用作图1所说明的半导体装置的外部连接垫(接合垫)。钝化膜47例如是例如氧化硅膜的绝缘体，且具有暴露金属垫46的上表面的孔p。金属垫46可通过孔p借助于接
合线、焊球、金属凸块或其类似者连接到安装衬底或另一装置。
27.图2是说明第一实施例的柱状部分cl的结构的横截面图。
28.如图2所说明，存储单元阵列11包含交替地堆叠在层间电介质13上的多个字线wl及多个绝缘层51(参见图1)。字线wl例如是钨(w)层。绝缘层51例如是氧化硅膜。
29.柱状部分cl包含依次布置的块绝缘体52、电荷存储层53、隧道绝缘体54、沟道半导体层55及核心绝缘体56。电荷存储层53例如是氮化硅膜，且经由块绝缘体52形成在字线wl及绝缘层51的侧面上。电荷存储层53可为例如多晶硅层的半导体层。沟道半导体层55例如是多晶硅层，且经由隧道绝缘体54形成在电荷存储层53的侧面上。块绝缘体52、隧道绝缘体54及核心绝缘体56中的每一者例如是氧化硅膜或金属绝缘体。
30.图3及4是说明制造第一实施例的半导体装置的方法的横截面图。
31.图3说明包含多个阵列芯片1的阵列晶片w1，及包含多个电路芯片2的电路晶片w2。阵列晶片w1也被称为“存储器晶片”，且电路晶片w2也被称为“cmos晶片”。
32.注意，图3所说明的阵列晶片w1的定向与图1所说明的阵列芯片1的定向相反。在本实施例中，阵列晶片w1与电路晶片w2接合在一起以制造半导体装置。图3说明阵列晶片w1的定向被翻转以进行接合之前的状态，且图1说明阵列芯片1的定向被翻转以进行接合然后被接合及切割之后的状态。
33.在图3中，参考符号s1指示阵列晶片w1的上表面，且参考符号s2指示电路晶片w2的上表面。注意，阵列晶片w1包含提供在绝缘体12之下的衬底16。衬底16例如是例如硅衬底的半导体衬底。衬底15是第一衬底的实例，且衬底16是第二衬底的实例。图3所说明的衬底15及衬底16中的每一者是在被切割之前的半导体晶片，且具有盘形状。
34.在本发明实施例中，制造方法包含：首先，在阵列晶片w1的衬底16上形成存储单元阵列11、绝缘体12、层间电介质13、阶梯结构部分21及金属垫41及其类似者，然后在电路晶片w2的衬底15上形成层间电介质14、晶体管31、金属垫38及其类似者，如图3所说明。例如，在衬底16上依次形成通孔插头45、线层44、线层43、通孔插头42及金属垫41。进一步来说，在衬底15上依次形成接触插头33、线层34、线层35、线层36、通孔插头37及金属垫38。所述方法包含随后在机械压力下将阵列晶片w1与电路晶片w2接合在一起，如图4所说明。结果，层间电介质13与层间电介质14接合在一起。所述方法包含随后在400℃对阵列晶片w1及电路晶片w2进行退火。结果，金属垫41与金属垫38结合在一起。
35.所述方法包含随后通过化学机械抛光(cmp)使衬底15变薄，且在通过cmp移除衬底16之后，将阵列晶片w1及电路晶片w2切割为多个芯片。以这种方式，制造了图1的半导体装置。图1说明包含金属垫38及层间电介质14的电路芯片2，及分别安置在金属垫38及层间电介质14上的包含金属垫41及层间电介质13的阵列芯片1。金属垫46及钝化膜47例如在衬底15变薄及衬底16移除之后形成在绝缘体12上。
36.在本发明实施例中，虽然阵列晶片w1与电路晶片w2接合在一起，但改为将阵列晶片w1接合在一起可能是可行的。参考图1到4描述的上述内容及将参考图5a到23描述的以下内容也适用于阵列晶片w1的接合。
37.进一步来说，尽管图1说明层间电介质13与层间电介质14之间的边界面及金属垫41与金属垫38之间的边界面，但通常在上述退火之后没有观察到这些边界面。然而，可通过检测例如金属垫41的侧面或金属垫38的侧面的倾斜或金属垫41的侧面与金属垫38的侧面
之间的位置偏差来估计存在这些边界面的位置。
38.本发明实施例的半导体装置可为在被切割为多个芯片之后在图1所说明的状态下被处理的对象，或可为在被切割为多个芯片之前在图4所说明的状态下被处理的对象。图1说明处于芯片状态的半导体装置，且图4说明处于晶片状态的半导体装置。在本发明实施例中，可从单个晶片状态半导体装置(参见图4)制造多个芯片状态半导体装置(参见图1)。图4所说明的晶片状态半导体装置例如在下面描述的修整之后的状态下成为要处理的对象。图4所说明的晶片状态半导体装置是半导体晶片的实例。
39.在下文中，参考图5a到11，将更详细地描述制造本发明实施例的半导体装置的方法。
40.图5a到8b是说明制造第一实施例的阵列晶片w1的方法的横截面图。
41.图5a说明衬底16、作为层间电介质13的一部分的绝缘体13a，及在绝缘体13a中形成的多个柱状部分cl。然而，未说明衬底16与柱状部分cl之间的绝缘体12及源线sl(如与图3相比所理解的)。绝缘体13a是第一膜的实例。
42.图5a进一步说明在绝缘体13a中的这些柱状部分cl上依次形成的线层43及多个通孔插头42。然而，未说明柱状部分cl与线层43之间的通孔插头24及位线bl(线层43)(如与图3相比所理解的)。
43.如上所述，图5a说明在图3所说明的过程中形成通孔插头42之后及在形成金属垫41之前的阶段。
44.图5a所说明的衬底16是在被切割之前的半导体晶片，且具有盘形状。图5a进一步说明衬底16的中心部分a1、边缘部分b1及最外部分c1。中心部分a1是衬底16的中心轴侧上的区域，且边缘部分b1是衬底16的最外部分c1侧上的区域。本发明实施例的边缘部分b1具有环绕中心部分a1的环形(环状)形状。
45.在本实施例中，衬底16的边缘部分b1的上表面低于衬底16的中心部分a1的上表面。进一步来说，边缘部分b1上的绝缘体13a的上表面低于中心部分a1上的绝缘体13a的上表面。原因是因为：在图3所说明的过程中，当衬底16的表面及绝缘体13a的表面通过cmp而平整时，衬底16的表面及绝缘体13a的表面在边缘部分b1中被过度抛光。在图5a中，边缘部分b1上的绝缘体13a的上表面与中心部分a1上的绝缘体13a的上表面之间在竖直方向上的水平差例如为1到2μm，且在此实施例中约为1.5μm。
46.当这样的水平差保持到阵列晶片w1与电路晶片w2接合为止时，边缘部分b1上的层间电介质13不接合到层间电介质14。即，边缘部分b1上的层间电介质13的表面成为未接合区域。在本发明实施例中，通过修整来切割非接合区域上方及下方的阵列晶片w1及电路晶片w2。因此，当未接合区域较宽时，阵列晶片w1及电路晶片w2具有较小的有效芯片区域，且阵列晶片w1及电路晶片w2的修整部分被浪费地丢弃。因此，在本发明实施例中，期望减少对边缘部分b1的浪费处置。因此，在本发明实施例中，通过以下方法消除了上述水平差。
47.所述方法包含随后经由绝缘体13a在衬底16的中心部分a1及边缘部分b1上方形成绝缘体13b，绝缘体13b是层间电介质13的一部分(参见图5b)。绝缘体13b例如是致密正硅酸乙酯(dteos)膜，且形成为具有1到2μm的厚度。注意，在图5b中，边缘部分b1上方的绝缘体13b的上表面低于中心部分a1上方的绝缘体13b的上表面。绝缘体13b是第二膜的实例。
48.所述方法包含随后经由绝缘体13a及绝缘体13b在衬底16的中心部分a1及边缘部
分b1上方形成抗蚀剂膜17(参见图6a)。形成抗蚀剂膜17以便具有例如约1μm的厚度。
49.所述方法包含随后移除衬底16的中心部分a1上方的抗蚀剂膜17(参见图6a)。此时，中心部分a1上方的抗蚀剂膜17被部分地移除(即，不完全移除)。具体地说，在中心部分a1上方的抗蚀剂膜17的中心部分a1与边缘部分b1之间的边界附近的抗蚀剂膜17被留下。
50.所述方法包含随后通过使用抗蚀剂膜17进行蚀刻来移除衬底16的中心部分a1上方的绝缘体13b(参见图6b)。此时，由于仅移除从抗蚀剂膜17暴露的绝缘体13b，因此中心部分a1上方的绝缘体13b被部分地移除(即，不完全移除)。具体地说，在中心部分a1上方的绝缘体13b在中心部分a1与边缘部分b1之间的边界附近的绝缘体13b保持不变。图6b说明保持在中心部分a1与边缘部分b1之间的边界附近的绝缘体13b的突出部分t1。本发明实施例的突出部分t1具有与边缘部分b1类似的环形形状。图6b所说明的过程中的蚀刻例如是使用含有缓冲氢氟酸(bhf)的液体药物的湿蚀刻。
51.所述方法包含随后移除抗蚀剂膜17(参见图7a)。例如，通过干灰化移除抗蚀剂膜17。图7a说明在图6b的过程中从绝缘体13b暴露的通孔插头42。
52.所述方法包含随后经由绝缘体13a及绝缘体13b在衬底16的中心部分a1及边缘部分b1上方形成绝缘体13c，所述绝缘体13c是层间电介质13的一部分(参见图7b)。结果，通孔插头42被绝缘体13c覆盖。进一步来说，绝缘体13c部分地从绝缘体13b的突出部分t1突出。本发明实施例的绝缘体13c是由与绝缘体13b相同的绝缘材料形成的绝缘体。因此，绝缘体13c例如是dteos膜。绝缘体13c的厚度例如为0.5到1.5μm。绝缘体13c是第三膜的实例。
53.所述方法包含随后通过cmp平整绝缘体13c及13b的上表面(参见图8a)。结果，绝缘体13c的突出被消除，且绝缘体13b的突出部分t1从绝缘体13c暴露。如从图8a所理解的，绝缘体13b及13c消除了以上提及的水平差。注意，边缘部分b1上方的层间电介质13的上表面与中心部分a1上方的层间电介质13的上表面具有相同的高度。
54.所述方法包含随后在层间电介质13中的通孔插头42上形成金属垫41(参见图8b)。本发明实施例的金属垫41形成在绝缘体13c中。以这种方式，制造了本发明实施例的阵列晶片w1。
55.图9是说明制造第一实施例的电路晶片w2的方法的横截面图。
56.与阵列晶片w1类似，本发明实施例的电路晶片w2可通过从图5a到8b的过程来制造。图9说明以这种方式制造的电路晶片w2。
57.图9说明衬底15、作为层间电介质14的一部分的绝缘体14a、形成在绝缘体14a中的晶体管31、栅极电极32、多个接触插头33、线层36，及多个通孔插头37。然而，未说明接触插头33与线层36之间的线层34及线层35(参见图3)。绝缘体14a是第一膜的实例。图9进一步说明衬底15的中心部分a2、边缘部分b2及最外部分c2。图9进一步说明作为层间电介质14的一部分的绝缘体14b、作为层间电介质14的一部分的绝缘体14c、绝缘体14b的突出部分t2，及形成在绝缘体14c中的多个金属垫38。绝缘体14b是第二膜的实例，且绝缘体14c是第三膜的实例。图9所说明的衬底15是在被切割之前的半导体晶片，且具有盘形状。
58.图9所说明的电路晶片w2的相应组件的材料及形状与阵列晶片w1的组件的材料及形状相似。例如，绝缘体14a、14b及14c分别对应绝缘体13a、13b及13c。进一步来说，衬底15的中心部分a2、边缘部分b2及最外部分c2分别对应衬底16的中心部分a1、边缘部分b1及最外部分c1。进一步来说，金属垫38及通孔插头37分别对应金属垫41及通孔插头42。关于这些
组件的材料及形状的实例，参考图5a到8b中所说明的过程的描述。
59.在本发明实施例中，绝缘体13b及13c消除了绝缘体13a的水平差，且边缘部分b1下方的层间绝缘体13的下表面具有与中心部分a1下方的层间绝缘体13的下表面相同的高度(参见图8b)。类似地，绝缘体14b及14c消除了绝缘体14a的水平差，且边缘部分b2上方的层间绝缘体14的上表面具有与中心部分a2上方的层间绝缘体14的上表面相同的高度(参见图9)。
60.因此，如下面描述的图11所说明，本发明实施例的层间电介质13与层间电介质14接合在一起，使得衬底16的整个中心部分a1与衬底15的整个中心部分a2相互接触。如上所述，根据本发明实施例，可减少层间电介质13及14的未接合区域，且可增加阵列晶片w1及电路晶片w2的有效芯片区域。这使得能够抑制对阵列晶片w1及电路晶片w2的修整部分的浪费处置，且减少对衬底16及15的边缘部分b1及b2的浪费处置。
61.图10及11是说明第一实施例的半导体装置的制造方法的横截面图。
62.与图4类似，图10说明将阵列晶片w1与电路晶片w2接合在一起的过程。因此，图10所说明的阵列晶片w1的定向与图5a到8b所说明的阵列晶片w1的定向相反。因此，在图10中，衬底16的边缘部分b1的上表面高于衬底16的中心部分a1的上表面。
63.在本发明实施例中，绝缘体13b及13c消除了绝缘体13a的水平差，且边缘部分b1下方的层间绝缘体13的下表面具有与中心部分a1下方的层间绝缘体13的下表面相同的高度。类似地，绝缘体14b及14c消除了绝缘体14a的水平差，且边缘部分b2上方的层间绝缘体14的上表面具有与中心部分a2上方的层间绝缘体14的上表面相同的高度。
64.因此，本发明实施例的层间电介质13与层间电介质14接合在一起，以便不仅在衬底16的中心部分a1与衬底15的中心部分a2之间相互接触，而且在衬底16的边缘部分b1与衬底15的边缘部分b2之间相互接触。如上文所提及，根据本发明实施例，可减小层间电介质13及14的未接合区域且增加阵列晶片w1及电路晶片w2的有效芯片区域。这使得能够抑制对阵列晶片w1及电路晶片w2的修整部分的浪费处置，且减少对衬底16及15的边缘部分b1及b2的浪费处置。
65.图10说明接合在一起的金属垫38及41。本发明实施例的金属垫38及41提供在衬底16的中心部分a1与衬底15的中心部分a2之间，而不提供在衬底16的边缘部分b1与衬底15的边缘部分b2之间。增大中心部分a1及a2的比例并减小边缘部分b1及b2的比例可增大阵列晶片w1及电路晶片w2的有效芯片区域。如上文所提及，随后对图10所说明的阵列晶片w1及电路晶片w2进行图11所说明的修整并将其切割为多个芯片。
66.图11说明修整后的阵列晶片w1及电路晶片w2。在本发明实施例中，执行修整以移除衬底16及15的边缘部分b1与b2之间的层间电介质13及14。此时，通过修整移除衬底16的边缘部分b1及衬底15的边缘部分b2的一部分。
67.图11说明经修整层间电介质13的边缘面d1、经修整层间电介质14的边缘面d2，及经修整衬底16的边缘面d3。边缘面d1、d2及d3分别是通过在层间电介质13、层间电介质14及衬底16上进行修整而形成的修整面。由于层间电介质13、层间电介质14及衬底16是在相同的修整过程中被修整，因此边缘面d1竖直地延伸到边缘面d2上方并与边缘面d2相连，且边缘面d3竖直地延伸到边缘面d1上方并与边缘面d1相连。本发明实施例的层间电介质13及层间电介质14在层间电介质13的边缘面d1与层间电介质14的边缘面d2之间相互连接。
68.如上文所提及，本发明实施例的层间电介质13与层间电介质14接合在一起，以便不仅在衬底16的中心部分a1与衬底15的中心部分a2之间相互接触，而且在衬底16的边缘部分b1与衬底15的边缘部分b2之间相互接触(见图10)。因此，在本发明实施例中，通过几乎仅修整边缘部分b1与b2之间的层间电介质13及14，可移除所有未接合区域。这使得能够抑制对许多修整部分的浪费处置。在图11中，几乎仅修整并移除中心部分a1与a2之间及边缘部分b1与b2之间的层间电介质13及14的边缘部分b1与b2之间的层间电介质13及14。如上文所提及，随后将图11中所说明的阵列晶片w1及电路晶片w2切割为多个芯片。此时，丢弃修整部分之下的衬底15(基本上是衬底15的边缘部分b2)。在本发明实施例的修整中，中心部分a1及a2上的层间电介质13及14可被部分地移除，或边缘部分b1及b2上的层间电介质13及14可被部分地留下。
69.如上文所提及，本发明实施例的层间电介质13及层间电介质14不仅在衬底16的中心部分a1与衬底15的中心部分a2之间相互接触，而且在衬底16的边缘部分b1与衬底15的边缘部分b2之间相互接触，如图10所说明。因此，根据本发明实施例，可减少对衬底16及15的边缘部分b1及b2或其类似者的浪费处置。例如，在本发明实施例中，通过修整移除的层间电介质13及14可几乎仅限于边缘部分b1与b2之间的层间电介质13及14，且在修整之后，中心部分a1与a2之间的层间电介质13及14可几乎被留下。进一步来说，根据本发明实施例，要通过修整来移除的衬底16可几乎仅限于衬底16的边缘部分b1，且衬底16的中心部分a1可在修整之后几乎被留下。在这种情况下，由于修整而丢弃的衬底15可几乎仅限于衬底15的边缘部分b2。
70.(第二实施例)
71.在下文中，将参考图12a到23描述制造第二实施例的半导体装置的方法。在执行图3及4所说明的方法时，图12a到23所说明的方法采用与图5a到11所说明的方法的过程不同的过程。
72.图12a到21b是说明制造第二实施例的阵列晶片w1(及电路晶片w2)的方法的横截面图。
73.所述方法包含：首先，在衬底16上形成堆叠膜61，以形成存储单元阵列11的一部分(参见图12a)。堆叠膜61包含在衬底16上交替地形成的多个绝缘层51及多个绝缘层57，且形成覆盖绝缘体58以覆盖绝缘层51及绝缘层57的表面。绝缘层51例如是氧化硅膜。绝缘层57例如是氮化硅膜。覆盖绝缘体58例如是氧化硅膜。绝缘层51是第一绝缘层的实例，绝缘层57是第二绝缘层的实例。所述方法包含随后形成穿透堆叠膜61的周边孔h1(参见图12a)。未说明衬底16上的绝缘体12及源极层sl(参见图3)。
74.图12a所说明的衬底16是在被切割之前的半导体晶片，且具有盘形状。与图5a类似，图12a进一步说明衬底16的中心部分a1、边缘部分b1及最外部分c1。中心部分a1是衬底16的中心轴侧上的区域，且边缘部分b1是衬底16的最外部分c1侧上的区域。本发明实施例的边缘部分b1具有环绕中心部分a1的环形(环状)形状。甚至在本发明实施例中，衬底16的边缘部分b1的上表面可低于衬底16的中心部分a1的上表面。
75.堆叠膜61例如是通过以下方法形成。所述方法包含：首先，在衬底16上交替地形成多个绝缘层51及多个绝缘层57。所述方法包含随后将绝缘层51及绝缘层57部分地加工成阶梯形状，如图12a所说明。图12a说明在边缘部分b1附近倾斜的绝缘层51及绝缘层57的表面。
所述方法包含随后在绝缘层51及绝缘层57上形成覆盖绝缘体58。随后，在边缘部分b1附近的堆叠膜61中形成周边孔h1。堆叠膜61的厚度例如约为3μm。堆叠膜61是第一堆叠膜的实例。
76.所述方法包含随后经由堆叠膜61在衬底16上形成作为层间电介质13的一部分的绝缘体13d(参见图12b)。绝缘体13d例如是dteos膜。形成本发明实施例的绝缘体13d，使得周边孔h1被绝缘体13d填充。进一步来说，本发明实施例的绝缘体13d不仅形成在中心部分a1上，而且形成在边缘部分b1上。
77.所述方法包含随后通过光刻及蚀刻在周边孔h1上方的绝缘体13d上形成抗蚀剂膜62(参见图13a)。
78.所述方法包含随后通过光刻及蚀刻在边缘部分b1上方的绝缘体13d上形成抗蚀剂膜63(参见图13b)。本发明实施例的抗蚀剂膜63也形成在边缘部分b1附近的中心部分a1上方的绝缘体13d上。如图13b所说明，抗蚀剂膜63覆盖堆叠膜61的阶梯部分。
79.所述方法包含随后通过使用抗蚀剂膜62及63作为掩模进行蚀刻来移除绝缘体13d的一部分(参见图14a)。结果，绝缘体13d保持在周边孔h1中、周边孔h1附近、边缘部分b1上及边缘部分b1附近的中心部分a1上。所述方法包含随后移除抗蚀剂膜62及63(参见图14a)。
80.所述方法包含随后通过cmp平整绝缘体13d的表面(参见图14b)。结果，移除了留在周边孔h1附近的绝缘体13d。注意，在本发明实施例中，绝缘体13d保持在边缘部分b1上。
81.所述方法包含随后执行图15a到17b中所说明的与图12a到14b中所说明的过程相似的过程。
82.所述方法包含：首先，经由堆叠膜61及绝缘体13d在衬底16上形成堆叠膜64，以形成存储单元阵列11的另一部分(参见图15a)。与堆叠膜61类似，堆叠膜64包含交替地形成在衬底16上的多个绝缘层51及多个绝缘层57，及形成为覆盖绝缘层51及绝缘层57的表面的覆盖绝缘体58。所述方法包含随后形成穿透堆叠膜64的周边孔h2(参见图15a)。周边孔h2形成在周边孔h1上。
83.堆叠膜64例如是通过以下方法形成。所述方法包含：首先，在衬底16上交替地形成多个绝缘层51及多个绝缘层57。所述方法包含随后将绝缘层51及绝缘层57部分地加工成阶梯形状，如图15a所说明。图15a说明在边缘部分b1附近倾斜的绝缘层51及绝缘层57的表面。所述方法包含随后在绝缘层51及绝缘层57上形成覆盖绝缘体58。随后，在边缘部分b1附近的叠层膜64中形成周边孔h2。堆叠膜64的厚度例如约为3μm。堆叠膜64是第二堆叠膜的实例。
84.在本发明实施例中，与堆叠膜61的阶梯部分的尖端相比，堆叠膜64的阶梯部分的尖端位于衬底16的中心轴侧。换句话说，在图15a中，堆叠膜64的阶梯部分的右端位于堆叠膜61的阶梯部分的右端的左侧。本发明实施例的堆叠膜61及64形成为具有这样的形状。
85.所述方法包含随后经由堆叠膜61及64及绝缘体13d在衬底16上形成绝缘体13e，所述绝缘体13e是层间电介质13的另一部分(参见图15b)。绝缘体13e例如是dteos膜。形成本发明实施例的绝缘体13e，使得周边孔h2被绝缘体13e填充。进一步来说，本发明实施例的绝缘体13e不仅形成在中心部分a1上，而且形成在边缘部分b1上。
86.所述方法包含随后通过光刻及蚀刻在周边孔h2上方的绝缘体13e上形成抗蚀剂膜65(参见图16a)。
87.所述方法包含随后通过光刻及蚀刻在边缘部分b1上方的绝缘体13e上形成抗蚀剂膜66(参见图16b)。本发明实施例的抗蚀剂膜66也形成在边缘部分b1附近的中心部分a1上方的绝缘体13e上。如图16b所说明，抗蚀剂膜66覆盖堆叠膜64的阶梯部分。
88.所述方法包含随后通过使用抗蚀剂膜65及66作为掩模进行蚀刻来移除绝缘体13e的一部分(参见图17a)。结果，绝缘体13e保持在周边孔h2中、周边孔h2附近、边缘部分b1上及边缘部分b1附近的中心部分a1上。所述方法包含随后移除抗蚀剂膜65及66(参见图17a)。
89.所述方法包含随后通过cmp平整绝缘体13e的表面(参见图17b)。结果，移除了留在周边孔h2附近的绝缘体13e。注意，在本发明实施例中，绝缘体13e保持在边缘部分b1上。进一步来说，注意，在本发明实施例中，绝缘体13d的一部分介入在堆叠膜61的阶梯部分与堆叠膜64的阶梯部分之间。
90.所述方法包含随后执行用于用字线wl替换绝缘层57的部分的替换过程(参见图18a)。例如，通过以下方法执行替换过程。所述方法包含：首先，形成穿透堆叠膜61及64的狭缝(未说明)，并通过使用这些狭缝进行湿蚀刻来移除绝缘层57。结果，在相互相邻的绝缘层51之间形成了空腔。所述方法包含随后用字线wl的材料填充空腔。结果，堆叠膜61及64经改变以包含交替地排列的多个绝缘层51及多个字线wl。然而，当移除绝缘层57时，图18a所说明的阶梯部分的绝缘层57保持不变，但移除了除图18a所说明的阶梯部分以外的绝缘层57。因此，图18a所说明的阶梯部分仍包含交替地布置的多个绝缘层51及多个绝缘层57。由于以这种方式通过部分地移除绝缘层57来形成字线wl，因此形成的字线wl具有与剩余绝缘层57相同的高度。字线wl是电极层的实例。
91.所述方法包含随后在周边孔h1及h2中的绝缘体13d及13e中形成通孔插头45，且在包含字线wl的堆叠膜61及64中形成柱状部分cl(参见图18a)。
92.所述方法包含随后经由堆叠膜61及64及绝缘体13d及13e在衬底16上形成绝缘体13f，所述绝缘体13f是层间绝缘体13的另一部分(参见图18a)。绝缘体13f例如是dteos膜。本发明实施例的绝缘体13f不仅形成在中心部分a1上，而且形成在边缘部分b1上。
93.所述方法包含随后在绝缘体13f中形成多个通孔插头42(参见图18a)。图18a示范性地说明经由线层44及43电连接到通孔插头45的一个通孔插头42及经由线层44及43电连接到柱状部分cl的另一通孔插头42。在本发明实施例中，在形成这些通孔插头42之前形成线层44及43。柱状部分cl与通孔插头42之间的线层44对应位线bl。未说明柱状部分cl与线层43之间的通孔插头24(参见图3)。
94.所述方法包含随后在绝缘体13f上形成绝缘体13g，所述绝缘体13g是层间电介质13的另一部分，以便覆盖这些通孔插头42(参见图18b)。绝缘体13g例如是dteos膜。本发明实施例的绝缘体13g不仅形成在中心部分a1上，而且形成在边缘部分b1上。
95.所述方法包含随后通过光刻及蚀刻在边缘部分b1上方的绝缘体13g上形成抗蚀剂膜67(参见图19a)。本发明实施例的抗蚀剂膜67也形成在边缘部分b1附近的中心部分a1上方的绝缘体13g上。如图19a所说明，抗蚀剂膜66覆盖堆叠膜64的阶梯部分上方的绝缘体13g。
96.所述方法包含随后通过使用抗蚀剂膜67作为掩模进行蚀刻来移除绝缘体13g的一部分(参见图19b)。结果，绝缘体13g保持在边缘部分b1上，且保持在边缘部分b1附近的中心部分a1上。图19b说明从绝缘体13g暴露的通孔插头42。
97.所述方法包含随后移除抗蚀剂膜67，然后在绝缘体13f及13g上形成绝缘体13h，所述绝缘体13h是层间绝缘体13的另一部分，以便覆盖这些通孔插头42(参见图20a)。绝缘体13h例如是dteos膜。本发明实施例的绝缘体13h不仅形成在中心部分a1上，而且形成在边缘部分b1上。本发明实施例的绝缘体13h的厚度与绝缘体13g的厚度基本上相同。图20a说明在直接形成在绝缘体13f的上表面上的绝缘体13h与直接形成在绝缘体13g的上表面上的绝缘体13h之间形成的水平不同的部分。
98.所述方法包含随后通过cmp平整绝缘体13h的表面(参见图20b)。结果，直接形成在绝缘体13g的上表面上的绝缘体13h在水平不同的部分附近被部分地移除。注意，在本发明实施例中，绝缘体13g及其类似者保持在边缘部分b1上。进一步来说，注意在图20b中，边缘部分b1上方的层间电介质13的上表面具有与中心部分a1上方的层间电介质13的上表面相同的高度。
99.所述方法包含随后在绝缘体13h中的通孔插头42上形成金属垫41(参见图21a)。以这种方式，制造了本发明实施例的阵列晶片w1。
100.图21b说明本发明实施例的电路晶片w2。图21b说明衬底15、层间电介质14、在层间电介质14中形成的晶体管31、栅极32、多个接触插头33、线层34、35及36、多个通孔插头37及多个金属垫38。图21b进一步说明衬底15的中心部分a2、边缘部分b2及最外部分c2，如图9。中心部分a2是衬底15的中心轴侧上的区域，且边缘部分b2是衬底15的最外部分c2侧上的区域。本发明实施例的边缘部分b2具有环绕中心部分a2的环形(环状)形状。甚至在此实施例中，衬底15的边缘部分b2的上表面可低于衬底15的中心部分a2的上表面。图21b所说明的衬底15是在被切割之前的半导体晶片，且具有盘形状。
101.本发明实施例的电路晶片w2可通过任何方法来制造，但可通过例如参考图9描述的过程来制造。这使得能够将边缘部分b2上方的层间电介质14的上表面设置为与中心部分a2上方的层间电介质14的上表面具有相同的高度。
102.与第一实施例一样，本发明实施例的层间电介质13与层间电介质14接合在一起，使得衬底16的整个中心部分a1与衬底15的整个中心部分a2相互接触(参见下面描述的图22)。如上所述，根据本发明实施例，可减少层间电介质13及14的未接合区域，且可增加阵列晶片w1及电路晶片w2的有效芯片区域。这使得能够抑制对阵列晶片w1及电路晶片w2的修整部分的浪费处置，且减少对衬底16及15的边缘部分b1及b2的浪费处置。
103.图22及23是说明制造第二实施例的半导体装置的方法的横截面图。
104.与图4类似，图22说明将阵列晶片w1与电路晶片w2接合在一起的过程。因此，图22所说明的阵列晶片w1的定向与图12a到21a所说明的阵列晶片w1的定向相反。
105.与第一实施例一样，本发明实施例的层间电介质13与层间电介质14接合在一起，以便不仅在衬底16的中心部分a1与衬底15的中心部分a2之间相互接触，而且在衬底16的边缘部分b1与衬底15的边缘部分b2之间相互接触。如上文所提及，根据本发明实施例，可减少层间电介质13及14的未接合区域，且可增加阵列晶片w1及电路晶片w2的有效芯片区域。这使得能够抑制对阵列晶片w1及电路晶片w2的修整部分的浪费处置，且减少对衬底16及15的边缘部分b1及b2的浪费处置。
106.图22说明接合在一起的金属垫38及41。本发明实施例的金属垫38及41提供在衬底16的中心部分a1与衬底15的中心部分a2之间，而不提供在衬底16的边缘部分b1与衬底15的
边缘部分b2之间。增大中心部分a1及a2的比例并减小边缘部分b1及b2的比例可增大阵列晶片w1及电路晶片w2的有效芯片区域。图22所说明的阵列晶片w1及电路晶片w2随后进行图23所说明的修整，并如上文所提及而切割为多个芯片。
107.图23说明修整后的阵列晶片w1及电路晶片w2。在本发明实施例中，执行修整以移除衬底16及15的边缘部分b1与b2之间的层间电介质13及14。此时，通过修整移除衬底16的边缘部分b1及衬底15的边缘部分b2的一部分。
108.图23说明经修整层间电介质13的边缘面d1、经修整层间电介质14的边缘面d2，及经修整衬底16的边缘面d3。边缘面d1、d2及d3分别是通过在层间电介质13、层间电介质14及衬底16上进行修整而形成的修整面。由于层间电介质13、层间电介质14及衬底16是在相同的修整过程中被修整，因此边缘面d1竖直地延伸到边缘面d2上方并与边缘面d2相连，且边缘面d3竖直地延伸到边缘面d1上方并与边缘面d1相连。本发明实施例的层间电介质13及层间电介质14在层间电介质13的边缘面d1与层间电介质14的边缘面d2之间相互连接。
109.如上文所提及，本发明实施例的层间电介质13与层间电介质14接合在一起，以便不仅在衬底16的中心部分a1与衬底15的中心部分a2之间接触，而且在衬底16的边缘部分b1与衬底15的边缘部分b2之间接触(参见图22)。因此，在本发明实施例中，通过几乎仅修整边缘部分b1与b2之间的层间电介质13及14，可移除所有未接合区域。这使得能够抑制对许多修整部分的浪费处置。在图23中，几乎仅修整并移除中心部分a1与a2之间及边缘部分b1与b2之间的层间电介质13及14的边缘部分b1与b2之间的层间电介质13及14。如上文所提及，随后将图23所说明的阵列晶片w1及电路晶片w2切割为多个芯片。此时，丢弃修整部分下的衬底15(基本上是衬底15的边缘部分b2)。在本发明实施例的修整中，中心部分a1及a2上的层间电介质13及14可被部分地移除，或边缘部分b1及b2上的层间电介质13及14可被部分地留下。
110.包含本发明实施例的边缘面d1及d2的修整面(参见图23)在堆叠膜64的阶梯部分的尖端附近通过。因此，在本发明实施例的修整中，移除堆叠膜61的阶梯部分的尖端侧部分，且堆叠膜61的剩余阶梯部分保持不变(参见图23)。另一方面，在本发明实施例的修整中，几乎所有的堆叠膜64的阶梯部分都保持不变(参见图23)。结果，图23所说明的层间电介质13在层间电介质13及14的边缘面d1及d2处介入在层间电介质14与堆叠膜64(阶梯部分)之间。在图23所说明的层间电介质13的边缘面d1上，绝缘体13d到13h存在于堆叠膜61之下，且绝缘体13e到13h存在于堆叠膜64之下。进一步来说，图23所说明的堆叠膜64(阶梯部分)经由层间电介质13的一部分安置在堆叠膜61(阶梯部分)之下。层间电介质13部分地介入在堆叠膜61与堆叠膜64之间。如上所述，在本发明实施例中，通过减少修整部分，绝缘体13d到13h在修整之后几乎保持不变。
111.如上文所提及，本发明实施例的层间电介质13及层间电介质14不仅在衬底16的中心部分a1与衬底15的中心部分a2之间相互接触，而且在衬底16的边缘部分b1与衬底15的边缘部分b2之间相互接触，如图22所说明。因此，根据本发明实施例，可减少对衬底16及15的边缘部分b1及b2的浪费处置。例如，根据本发明实施例，通过修整移除的层间电介质13及14可几乎仅限于边缘部分b1与b2之间的层间电介质13及14，且在修整之后，中心部分a1与a2之间的层间电介质13及14可几乎被留下。进一步来说，根据本发明实施例，要通过修整来移除的衬底16可几乎仅限于衬底16的边缘部分b1，且衬底16的中心部分a1可在修整之后几乎
被留下。在这种情况下，由于修整而丢弃的衬底15可几乎仅限于衬底15的边缘部分b2。
112.进一步来说，本发明实施例的层间电介质13及14在如下所述的位置被修整：在所述位置，层间电介质13在层间电介质13及14的边缘面d1及d2处介入在层间电介质14与堆叠膜64之间。因此，根据本发明实施例，层间电介质13及14的边缘面d1及d2可靠近衬底15及16的最外部分c1及c2安置，且可减少对衬底16及15的边缘部分b1及b2的浪费处置。
113.虽然已经描述了某些实施例，但这些实施例仅以实例的方式呈现，且不希望限制本发明的范围。实际上，本文所描述的新颖晶片及方法可以各种其它形式来体现；此外，在不脱离本发明的精神的情况下，可对本文所描述的晶片及方法的形式进行各种省略、代替及改变。所附权利要求书及其等价物希望涵盖属于本发明的范围及精神的此类形式或修改。