半导体结构的形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。


背景技术：

2.随着集成电路的集成度越来越高，半导体工艺的技术节点也越来越小，使得相邻器件之间的距离越来越小。同一芯片上，不同晶体管之间的栅极结构之间的距离越来越小，会导致相邻栅极结构之间的寄生电容值越来越大，所述寄生电容会导致栅极结构之间的电容耦合上升，从而增加能量消耗并提高电阻
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电容(rc)时间常数，影响芯片的运行速度，还会对芯片上的器件的可靠性产生严重的影响。
3.现有技术中，通常采用低k材料在栅极结构侧壁表面形成侧墙，以降低相邻栅极结构之间的寄生电容，从而提高晶体管的性能。
4.随着栅极结构之间间距尺寸的进一步减小，现有技术在栅极结构两侧形成低k侧墙的难度也逐渐提高，同时，传统低k材料形成的侧墙无法进一步降低介电常数，采用现有技术的方法对寄生电容的改善效果有限，晶体管的性能还有待进一步的提高。
5.目前，通过对栅极结构侧壁的侧墙中引入空气隙来进一步降低侧墙的介电常数。


技术实现要素：

6.本发明实施例解决的问题是提供一种半导体结构的形成方法，提高半导体结构的工作性能。
7.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构；所述侧墙包括覆盖所述栅极结构侧壁的第一侧墙层、覆盖所述第一侧墙层侧壁的牺牲层、以及覆盖所述牺牲层侧壁的第二侧墙层，其中，所述牺牲层通过低温原子层沉积工艺形成，所述低温原子层沉积工艺的工艺温度小于或等于90℃；去除所述牺牲层，形成空气间隙，所述空气间隙用于作为空气隙侧墙。
8.可选的，在所述栅极结构的侧壁形成侧墙的步骤包括：形成保形覆盖所述栅极结构和基底的第一侧墙材料层；形成保形覆盖所述第一侧墙材料层的牺牲材料层；去除位于所述栅极结构顶部以及基底顶部的牺牲材料层和第一侧墙材料层，保留位于所述栅极结构侧壁的剩余第一侧墙材料层作为第一侧墙层，保留位于所述第一侧墙层侧壁的剩余牺牲材料层作为牺牲层；形成保形覆盖所述栅极结构、第一侧墙层、牺牲层和基底的第二侧墙材料层；去除位于所述栅极结构顶部以及基底顶部的第二侧墙材料层，保留位于所述牺牲层侧壁的剩余第二侧墙材料层作为第二侧墙层。
9.可选的，所述牺牲层的材料与所述第一侧墙层的材料的刻蚀选择比大于或等于100:1，所述牺牲层的材料与所述第二侧墙层的材料的刻蚀选择比大于或等于100:1。
10.可选的，采用原子层沉积工艺形成所述第一侧墙材料层和第二侧墙材料层。
11.可选的，采用各向同性的刻蚀工艺去除所述牺牲层。
12.可选的，所述各向同性的刻蚀工艺包括certas刻蚀工艺或siconi刻蚀工艺。
13.可选的，所述各向同性的刻蚀工艺为certas刻蚀工艺，所述certas刻蚀工艺的刻蚀气体包括hf气体。
14.可选的，沿平行于所述基底表面且垂直于所述栅极结构侧壁的方向，所述牺牲层的宽度为3nm至6nm。
15.可选的，采用炉管设备进行所述低温原子层沉积工艺。
16.可选的，所述低温原子层沉积工艺的工艺温度为75℃至90℃。
17.可选的，所述低温原子层沉积工艺的工艺压强为3torr至7torr。
18.可选的，所述低温原子层沉积工艺的工艺参数包括：反应前驱物包括六氯二硅烷和水，反应催化剂包括吡啶。
19.可选的，所述牺牲层的材料包括氧化硅。
20.可选的，所述第一侧墙层的材料包括氮化硅，所述第二侧墙层的材料包括氮化硅。
21.可选的，形成所述侧墙后，去除所述牺牲层之前，还包括：在所述栅极结构两侧的基底内形成源漏掺杂区；形成覆盖所述源漏掺杂区和侧墙的层间介质层；形成贯穿所述源漏掺杂区上方的层间介质层，并与所述源漏掺杂区电连接的源漏插塞；去除所述牺牲层的步骤包括：在形成所述源漏插塞之后，去除所述侧墙顶部的层间介质层，在所述层间介质层中形成露出所述侧墙顶部的开口；去除所述开口露出的牺牲层。
22.可选的，所述栅极结构包括伪栅结构或金属栅极结构。
23.与现有技术相比，本发明实施例的技术方案具有以下优点：
24.本发明实施例提供的形成方法中，在所述栅极结构的侧壁形成侧墙，所述侧墙包括覆盖所述栅极结构侧壁的第一侧墙层、覆盖所述第一侧墙层侧壁的牺牲层、以及覆盖所述牺牲层侧壁的第二侧墙层，其中，所述牺牲层通过低温原子层沉积工艺形成，所述低温原子层沉积工艺的工艺温度小于或等于90℃，去除所述牺牲层，形成空气间隙，所述空气间隙用于作为空气隙侧墙；由于较低的温度能够使得形成的膜层致密度较低，本发明实施例中，所述低温指的是工艺温度小于或等于90℃，则具有满足工艺需求的低温温度，通过所述低温原子层沉积的方法形成所述牺牲层，则能够形成类似孔状结构的疏松薄膜，有利于在去除所述牺牲层的过程中，提高去除的速率，即所述牺牲层更容易被去除，也就是说，提高了所述牺牲层和所述侧墙中其他膜层(例如，第一侧墙层或第二侧墙层)的去除选择比，使得在去除所述牺牲层的过程中，减少对所述侧墙中其他膜层的损伤，从而降低去除所述牺牲层的工艺引起栅极损伤问题的概率，有利于提高所述半导体结构的工作性能。
附图说明
25.图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
26.图3至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
27.目前半导体结构的工作性能有待提高。现结合一种半导体结构的形成方法分析其工作性能有待提高的原因。
28.图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图。
29.参考图1，提供基底10，所述基底10上形成有栅极结构11，所述栅极结构11的侧壁
形成有侧墙33，所述侧墙33包括第一侧墙层31、第二侧墙层32 和牺牲层30，所述第一侧墙层31覆盖所述栅极结构11的侧壁，所述牺牲层30 覆盖所述第一侧墙层31的侧壁，所述第二侧墙层32覆盖所述牺牲层30的侧壁。
30.参考图2，去除所述牺牲层30(如图1所示)，形成空气间隙50，所述空气间隙50用于作为空气隙侧墙60。
31.通过在所述侧墙33中引入空气隙侧墙60来降低所述侧墙33的介电常数，所述引入空气隙侧墙60的方法为去除所述牺牲层30。
32.目前，所述牺牲层30通过在腔室(chamber)中，采用温度较高的原子层沉积的工艺形成，形成的所述牺牲层30质量较高、致密性较好，因此，去除所述牺牲层30的过程中，所述牺牲层30和侧墙33中其他侧墙层的刻蚀选择比较低，例如为40:1。
33.而且，由于所述牺牲层30的高度较大，则在去除所述牺牲层30的过程中，刻蚀深度相应较大，这进一步增大了损伤所述第一侧墙层31和第二侧墙层32 的概率，甚至因消耗过多的所述第一侧墙层31而暴露所述栅极结构11的侧壁，从而损伤所述栅极结构11，进而导致半导体结构的性能变差。例如，所述栅极结构11为金属栅极结构，当所述栅极结构11受损时，则容易导致半导体器件的开启电压(vt)发生漂移，器件性能降低。
34.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构；所述侧墙包括覆盖所述栅极结构侧壁的第一侧墙层、覆盖所述第一侧墙层侧壁的牺牲层、以及覆盖所述牺牲层侧壁的第二侧墙层，其中，所述牺牲层通过低温原子层沉积工艺形成，所述低温原子层沉积工艺的工艺温度小于或等于90℃；去除所述牺牲层，形成空气间隙，所述空气间隙用于作为空气隙侧墙。
35.本发明实施例提供的形成方法中，在所述栅极结构的侧壁形成侧墙，所述侧墙包括覆盖所述栅极结构侧壁的第一侧墙层、覆盖所述第一侧墙层侧壁的牺牲层、以及覆盖所述牺牲层侧壁的第二侧墙层，其中，所述牺牲层通过低温原子层沉积工艺形成，所述低温原子层沉积工艺的工艺温度小于或等于90℃，去除所述牺牲层，形成空气间隙，所述空气间隙用于作为空气隙侧墙；由于较低的温度能够使得形成的膜层致密度较低，本发明实施例中，所述低温指的是工艺温度小于或等于90℃，则具有满足工艺需求的低温温度，通过所述低温原子层沉积的方法形成所述牺牲层，则能够形成类似孔状结构的疏松薄膜，有利于在去除所述牺牲层的过程中，提高去除的速率，即所述牺牲层更容易被去除，也就是说，提高了所述牺牲层和所述侧墙中其他膜层(例如，第一侧墙层或第二侧墙层)的去除选择比，使得在去除所述牺牲层的过程中，减少对所述侧墙中其他膜层的损伤，从而降低去除所述牺牲层的工艺引起栅极损伤问题的概率，有利于提高所述半导体结构的工作性能。
36.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
37.图3至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
38.参考图3，提供基底100，所述基底100上形成有栅极结构110。
39.所述基底100为所述半导体结构的形成工艺提供工艺操作基础。
40.所述基底100包括衬底。
41.本实施例中，所述衬底的材料为硅，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述衬底还能够为绝缘体上的硅衬
底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
42.需要说明的是，当所述形成方法用于形成鳍式场效应晶体管时，所述基底 100相应还可以包括位于衬底上的鳍部。作为一种示例，所述鳍部和衬底的材料相同。
43.所述栅极结构140包括伪栅结构或金属栅极结构。
44.本实施例中，所述栅极结构140为伪栅结构。
45.所述伪栅结构为后续形成金属栅级结构占据空间位置。其中，所述伪栅结构可以为单层结构或叠层结构，所述伪栅结构的材料包括无定形硅和多晶硅的一种或两种，或者，伪栅结构的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
46.本实施例中，所述栅极结构140的顶部形成有栅极掩膜层150。
47.所述栅极掩膜层150用于作为形成所述伪栅结构的刻蚀掩膜。
48.本实施例中，所述栅极掩膜层150的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
49.结合参考图3至图5，在所述栅极结构140的侧壁形成侧墙330，所述侧墙330包括覆盖所述栅极结构侧壁的第一侧墙层310、覆盖所述第一侧墙层310 侧壁的牺牲层300、以及覆盖所述牺牲层300侧壁的第二侧墙层320，其中，所述牺牲层300通过低温原子层沉积工艺形成，所述低温原子层沉积工艺的工艺温度小于或等于90℃。
50.后续还需要去除所述牺牲层300从而形成空气隙侧墙，由于较低的温度能够使得形成的膜层致密度较低，本发明实施例中，所述低温指的是工艺温度小于或等于90℃，则具有满足工艺需求的低温温度，通过所述低温原子层沉积的方法形成所述牺牲层300，则能够形成类似孔状结构的疏松薄膜，有利于在去除所述牺牲层300的过程中，提高去除的速率，即所述牺牲层300更容易被去除，也就是说，提高了所述牺牲层300和所述侧墙330中其他膜层(例如，第一侧墙层310或第二侧墙层320)的去除选择比，使得在去除所述牺牲层300 的过程中，减少对所述侧墙330中其他膜层的损伤，从而降低去除所述牺牲层 300的工艺引起栅极损伤问题的概率，有利于提高所述半导体结构的工作性能。
51.本实施例中，所述牺牲层300的材料选取为：所述牺牲层300的材料与所述第一侧墙层310的材料的刻蚀选择比大于或等于100:1，所述牺牲层300的材料与所述第二侧墙层320的材料的刻蚀选择比大于或等于100:1。
52.所述牺牲层300的材料与所述第一侧墙层310的材料的刻蚀选择比不能过小。如果所述牺牲层300的材料与所述第一侧墙层310的材料的刻蚀选择比过小，则后续去除所述牺牲层300时，容易损伤所述第一侧墙层310，甚至因损伤过大而刻穿所述第一侧墙层310，进而引起栅极损伤问题(例如，损伤金属栅极结构)。因此，本实施例中，所述牺牲层300的材料与所述第一侧墙层310 的材料的刻蚀选择比大于或等于100:1。
53.所述牺牲层300的材料与所述第二侧墙层320的材料的刻蚀选择比不能过小。如果所述牺牲层300的材料与所述第二侧墙层320的材料的刻蚀选择比过小，则后续去除所述牺牲层300时，容易损伤所述第二侧墙层320，甚至损伤过大而刻穿所述第二侧墙层320，而后续在相邻第二侧墙层320之间形成与源漏掺杂区电连接的源漏插塞，这相应增大了损伤源漏插塞的概率。因此，本实施例中，所述牺牲层300的材料与所述第二侧墙层320的材料的刻
蚀选择比大于或等于100:1。
54.本实施例中，所述牺牲层300的材料包括氧化硅。
55.所述氧化硅硬度较低，且易于形成致密度较低的膜层，有利于后续去除所述牺牲层300。此外，相比于其他介电材料，氧化硅更易于被去除。
56.本实施例中，所述低温原子层沉积工艺的工艺温度为75℃至90℃。
57.所述低温原子层沉积工艺的工艺温度不能过高，也不能过低。如果所述低温原子层沉积工艺的工艺温度过高，则难以形成致密度较低的所述牺牲层300，从而难以加快后续去除所述牺牲层300的速度，进而在去除所述牺牲层300的过程中容易损伤所述侧壁330中的其他膜层，影响半导体结构的性能；如果所述低温原子层沉积工艺的工艺温度过低，则难以沉积成膜，不利于工艺制程的完成，牺牲层300的厚度均一性和覆盖能力相应较差。因此，本实施例中，所述低温原子层沉积工艺的工艺温度为75℃至90℃。例如，所述低温原子层沉积工艺的工艺温度为80℃。
58.本实施例中，所述低温原子层沉积工艺的工艺压强为3torr至7torr。
59.所述低温原子层沉积工艺的工艺压强不能过大，也不能过小。如果所述低温原子层沉积工艺的工艺压强过大，则所述低温原子层沉积工艺的阶梯覆盖性较差，导致形成的所述牺牲层300形貌较差，从而影响后续空气隙侧墙的形成；如果所述低温原子层沉积工艺的工艺压强过小，则所述牺牲层300的生长速率过慢，影响半导体形成的工艺效率。因此，本实施例中，所述低温原子层沉积工艺的工艺压强为3torr至7torr。例如，所述低温原子层沉积工艺的工艺压强为5torr。
60.本实施例中，采用炉管设备进行所述低温原子层沉积工艺。
61.与在腔室中进行沉积工艺的方案相比，采用炉管设备易于实现低温沉积的目的，从而有利于进行所述低温原子层沉积工艺，形成致密度较低、较易去除的所述牺牲层300。
62.本实施例中，所述低温原子层沉积工艺的工艺参数包括：反应前驱物包括六氯二硅烷(hcd)和水，反应催化剂包括吡啶。
63.所述六氯二硅烷和水为反应气体，所述六氯二硅烷和水反应，氢元素易于拉长所述硅原子和氧原子之间的键长，进而易于形成类似孔状结构、较为疏松的所述牺牲层300。所述吡啶为所述六氯二硅烷和水的催化剂，有利于提高所述反应前驱物的反应速率。
64.本实施例中，沿平行于所述基底100表面且垂直于所述栅极结构140侧壁的方向，所述牺牲层300的宽度w(如图5所示)为3nm至6nm。
65.所述牺牲层300的宽度w不能过大，也不能过小。如果所述牺牲层300的宽度过大，则容易占据所述栅极结构140侧部过多的空间，导致所述侧墙330 的宽度过大，在所述半导体结构尺寸越来越小的发展历程中，难以形成宽度尺寸过大的侧墙330，或者，在所述侧墙330的宽度一定的情况下，容易导致第一侧墙层310或第二侧墙层320的宽度过小，在后续去除牺牲层300的过程中红，第一侧墙层310或第二侧墙层320被刻穿的概率增大；如果所述牺牲层300 的宽度w过小，则增加了形成所述牺牲层300的难度，同时，后续去除所述牺牲层300时，也增加了去除所述牺牲层300的难度，且去除所述牺牲层300后形成的空气隙侧墙空间过小，难以达到降低所述侧墙330的介电常数的工艺需求。因此，本实施例中，w所述牺牲层300的宽度w为3nm至6nm。例如，所述牺牲层300的宽度w为5nm。
66.需要说明的是，由于所述牺牲层300易于被去除，因此，在实际工艺过程中，在保证
第一侧墙层310和第二侧墙层320的完整性的情况下，可以适当增大所述牺牲层300的宽度，从而增大空气隙侧墙的空间。例如，可以适当减小第一侧墙层310和第二侧墙层320的宽度，并适当增大牺牲层300的宽度。
67.本实施例中，所述第一侧墙层310的材料包括氮化硅，所述第二侧墙层320 的材料包括氮化硅。
68.所述氮化硅的硬度较高，有利于后续去除所述牺牲层300的过程中对所述侧墙300两侧的其他结构(例如，金属栅极结构或源漏插塞)起到保护作用，同时，所述氮化硅的介电常数较低，有利于形成介电常数较低的侧墙。
69.以下结合附图，对在所述栅极结构140的侧壁形成侧墙330(如图5所示) 的步骤做详细说明。
70.具体地，参考图3，形成保形覆盖所述栅极结构140和基底的第一侧墙材料层210。
71.所述第一侧墙材料层210用于后续形成第一侧墙层310(如图5所示)。
72.本实施例中，采用原子层沉积工艺形成第一侧墙材料层210。
73.采用原子层沉积工艺形成的所述第一侧墙材料层210的厚度均匀性好，且具有良好的台阶覆盖(step coverage)能力，使得所述第一侧墙材料层210能够很好地保形覆盖所述基底100的顶部和栅极结构140的侧壁。
74.本实施例中，所述第一侧墙材料层210的材料包括氮化硅。
75.所述第一侧墙材料层210的材料包括氮化硅，便于后续直接形成所述第一侧墙层310。
76.继续参考图3，形成保形覆盖所述第一侧墙材料层210的牺牲材料层200。
77.所述牺牲材料层200用于后续形成所述牺牲层300。
78.本实施例中，形成所述牺牲材料层200的工艺即为形成所述牺牲层300的工艺。
79.本实施例中，所述牺牲材料层200的材料包括氧化硅。
80.所述牺牲材料层200的材料包括氧化硅，便于后续直接形成所述牺牲层 300。
81.参考图4，去除位于所述栅极结构140顶部以及基底100顶部的牺牲材料层200(如图3所示)和第一侧墙材料层210(如图3所示)，保留位于所述栅极结构140侧壁的剩余第一侧墙材料层200作为第一侧墙层210，保留位于所述第一侧墙层310侧壁的剩余牺牲材料层200作为牺牲层300。
82.将所述第一侧墙层310和所述牺牲层300同时形成，简化工艺流程，节约工艺成本。所述第一侧墙层310和所述牺牲层300也为后续形成所述第二侧墙层提供平台基础。此外，所述第一侧墙层310不仅覆盖栅极结构140的侧壁，还延伸至牺牲层300的底部，相应的，后续在牺牲层300的侧壁形成第二侧墙层后，能够使所述第一侧墙层210和第二侧墙层围成空气间隙，同时，减小对牺牲层300下方基底100的损伤。
83.本实施例中，采用干法刻蚀工艺(例如，各向异性的干法刻蚀工艺)去除位于所述栅极结构140顶部以及基底100顶部的牺牲材料层200和第一侧墙材料层210。
84.所述干法刻蚀具有各向异性的特性，在刻蚀过程中具有方向性，有利于去除位于所述栅极结构140顶部以及基底100顶部的牺牲材料层200和第一侧墙材料层210时，减少对所述栅极结构140侧壁的牺牲材料层200和第一侧墙材料层210的损伤。
85.具体地，所述干法刻蚀工艺为无掩膜刻蚀(blanket etch)工艺，从而能够去除位
于所述栅极结构140顶部以及基底100顶部的牺牲材料层200和第一侧墙材料层210。
86.继续参考图4，形成保形覆盖所述栅极结构140、第一侧墙层310、牺牲层 300和基底100的第二侧墙材料层220。
87.所述第二侧墙材料层220用于后续形成第二侧墙层320。
88.本实施例中，采用原子层沉积工艺形成第二侧墙材料层220。
89.采用原子层沉积工艺形成的所述第二侧墙材料层220的厚度均匀性好，且具有良好的台阶覆盖(step coverage)能力，使得所述第二侧墙材料层220能够很好地保形覆盖所述基底100的顶部和栅极结构140的侧壁。
90.本实施例中，所述第二侧墙材料层220的材料包括氮化硅。
91.所述第二侧墙材料层220的材料包括氮化硅，便于后续直接形成所述第二侧墙层320。
92.参考图5，去除位于所述栅极结构140顶部以及基底100顶部的第二侧墙材料层220(如图4所示)，保留位于所述牺牲层300侧壁的剩余第二侧墙材料层220作为第二侧墙层320。
93.去除位于所述栅极结构140顶部以及基底100顶部的第二侧墙材料层220，用于形成第二侧墙层320，同时，露出所述牺牲层300的顶部，用于后续去除所述牺牲层300，以及露出所述源漏掺杂区130，用于后续实现电连接。
94.本实施例中，所述第一侧墙层310、牺牲层300和第二侧墙层320构成叠层结构的侧墙330。
95.本实施例中，采用干法刻蚀工艺(例如，各向异性的干法刻蚀工艺)去除位于所述栅极结构140顶部以及基底100顶部的第二侧墙材料层220。
96.所述干法刻蚀具有各向异性的特性，在刻蚀过程中具有方向性，有利于去除位于所述栅极结构140顶部以及基底100顶部的第二侧墙材料层220时，减少对所述栅极结构140侧壁的第二侧墙材料层220的损伤。
97.具体地，所述干法刻蚀工艺为无掩膜刻蚀(blanket etch)工艺，从而能够去除位于所述栅极结构140顶部以及基底100顶部的牺牲材料层200和第二侧墙材料层220。
98.继续参考图5，形成所述侧墙330后，还包括：在所述栅极结构140两侧的基底100内形成源漏掺杂区130。
99.所述源漏掺杂区130用于作为所形成晶体管的源区或漏区。具体地，所述源漏掺杂区130的掺杂类型与相对应的晶体管的沟道导电类型相同。例如，当形成nmos晶体管时，所述源漏掺杂区130的掺杂类型为n型；当形成pmos 晶体管时，所述源漏掺杂区130的掺杂类型为p型。
100.参考图6，形成所述源漏掺杂区130后，还包括：在所述栅极结构140(如图5所示)侧壁的基底100上形成底部介质层400；形成所述底部介质层400 后，去除所述栅极结构140，并在所述栅极结构140的位置处形成器件栅极结构110。
101.形成所述底部介质层400，用于为后续形成与源漏掺杂区130电连接的源漏插塞提供工艺平台，并且用于为形成所述器件栅极结构110提供工艺平台。
102.所述器件栅极结构110用于控制晶体管的沟道的开启或关断。
103.本实施例中，所述器件栅极结构110为金属栅极结构。所述金属栅极结构包括高k
栅介质层(图未示)、位于高k栅介质层上的功函数层(图未示)、以及位于功函数层上的栅电极层(图未示)。
104.所述高k栅介质层的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。作为一种示例，所述高k栅介质层的材料为hfo2。
105.所述功函数层用于调节所形成晶体管的阈值电压。当形成pmos晶体管时，所述功函数层为p型功函数层，p型功函数层的材料包括tin、tan、tasin、 taaln和tialn中的一种或几种；当形成nmos晶体管时，所述功函数层为n 型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种。
106.所述栅电极层用于将金属栅极结构的电性引出。本实施例中，所述栅电极层的材料为al、cu、ag、au、pt、ni、ti或w。
107.在另一些实施例中，根据工艺需求，所述器件栅极结构也可以为多晶硅栅结构。
108.继续参考图6，所述形成方法还包括：去除部分厚度的器件栅极结构110，形成凹槽(图未示)；在所述凹槽中形成栅极盖帽层120。
109.所述栅极盖帽层120用于在工艺制程中保护所述栅极结构110。
110.本实施例中，所述栅极盖帽层120为介电材料。具体地，所述栅极盖帽层120的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，所述栅极盖帽层120的材料为氮化硅。
111.参考图7，形成所述栅极盖帽层120后，还包括：形成覆盖所述源漏掺杂区130和侧墙330的层间介质层430；形成贯穿所述源漏掺杂区130上方的层间介质层430，并与所述源漏掺杂区130电连接的源漏插塞410。
112.所述层间介质层430用于为后续去除所述牺牲层300提供工艺平台，且保护其他膜层，减少对其他膜层的损伤。
113.具体地，所述层间介质层430还覆盖所述底部介质层400和器件栅极结构 110。
114.所述层间介质层430的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层400的材料为氧化硅。
115.所述源漏插塞410用于实现所述源漏掺杂区130与其他结构之间的电连接
116.本实施例中，所述源漏插塞410贯穿所述源漏掺杂区130上方的层间介质层430和底部介质层400，所述源漏插塞410和层间介质层430的顶部相齐平。
117.本实施例中，所述源漏插塞410的材料为钨。在其他实施例中，所述源漏插塞的材料还可以为钌或钴等导电材料。
118.结合参考图8和图9，去除所述牺牲层300，形成空气间隙500，所述空气间隙用于作为空气隙侧墙600。
119.去除所述牺牲层300，形成空气间隙500，则形成中空的侧墙330，有利于降低所述侧墙330的介电常数，从而减小所述器件栅极结构110和源漏插塞410 之间的电容，进而有利于提高所述半导体结构的性能，例如，提升交流(ac) 性能。
120.本实施例中，采用各向同性的刻蚀工艺去除所述牺牲层300。
121.所述各向同性的刻蚀工艺有利于将所述牺牲层300去除干净。
122.本实施例中，所述各向同性的刻蚀工艺包括certas刻蚀工艺或siconi刻蚀工艺。
123.所述certas刻蚀工艺或siconi刻蚀工艺具有较好的各向同性特性，有利于去除干净所述牺牲层300，且所述certas刻蚀工艺或siconi刻蚀工艺对于所述牺牲层300和所述第一侧墙层310具有较好的刻蚀选择比，同时对于牺牲层300 和所述第二侧墙层320具有较好的刻蚀选择比。
124.本实施例中，所述各向同性的刻蚀工艺为certas刻蚀工艺，所述certas刻蚀工艺的刻蚀气体包括hf气体。
125.所述hf气体为半导体领域中用于刻蚀所述氧化硅材料较为常用的气体，所述hf气体对于氧化硅材料和其他材料更具刻蚀选择比，通过采用hf气体能够提高certas刻蚀工艺的工艺兼容性。
126.具体地，参考图8，在形成所述源漏插塞410之后，去除所述侧墙330顶部的层间介质层430，在所述层间介质层430中形成露出所述侧墙330顶部的开口420。
127.高于所述器件栅极结构110顶部的层间介质层430用于作为去除所述牺牲层300的刻蚀掩模，所述开口420用于去除所述牺牲层300的掩模开口。
128.参考图9，去除所述开口420(如图8所示)露出的牺牲层330(如图8所示)。
129.去除所述开口420露出的牺牲层330，形成空气隙侧墙500，进而形成中空的侧墙330，有利于降低所述侧墙330的介电常数，进而提高所述半导体结构的性能。
130.需要说明的是，后续制程还包括：在所述层间介质层430上形成密封介质层，所述密封介质层密封所述空气隙侧墙500的顶部。
131.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。