一种半导体集成电路结构及其制造方法、划片道结构与流程

1.本公开涉及半导体集成电路领域，更为具体来说，本公开提供了一种半导体集成电路结构及其制造方法、划片道结构。


背景技术：

2.随着半导体集成电路的尺寸越来越小且集成度越来越高，半导体集成电路结构变得越来越脆弱。特别地，在切割晶圆的过程中产生的应力容易导致芯片上产生裂纹的问题，导致芯片的良率低。
3.现有技术中，为提高半导体集成电路绝缘性能，经常使用低介电常数(low k)材料或超低介电常数(ultra low k)材料。但是，介电常数较低的材料形成的结构往往具有较松软且易渗透的特性。易渗透的结构容易导致水分渗入至芯片中，松软的结构容易在切割晶圆的过程中传递裂纹(crack)，使半导体集成电路良率降低。为解决该问题，有人提出了止裂(crack stop)结构方案。但是常规的止裂结构过于复杂，不仅增加了半导体集成电路的加工成本，而且易对半导体集成电路可靠性产生不良影响。


技术实现要素：

4.为解决现有止裂结构存在结构复杂、加工成本高等问题，本公开具体提供了一种半导体集成电路结构及其制造方法、划片道结构，以达到实现止裂功能的基础上简化止裂结构、降低加工成本等至少一个技术目的。
5.为实现上述技术目的，本公开能够提供一种半导体集成电路结构。该集成电路结构包括但不限于半导体衬底、叠层、第一金属结构、空隙以及第二金属结构。至少一个叠层形成于半导体衬底上，叠层包括第一绝缘层和第二绝缘层。第一金属结构镶嵌于该叠层内。至少一个空隙设置于第一金属结构的上方，并且形成于至少一个叠层内。第二金属结构设置于至少一个空隙的上方，其中第二金属结构、至少一个空隙及第一金属结构共同形成与半导体衬底表面基本垂直的止裂结构。
6.为实现上述技术目的，本公开还能够具体提供一种划片道结构。该划片道结构可包括但不限于本公开任一实施例中的半导体集成电路结构。
7.为实现上述技术目的，本公开提供了一种半导体集成电路结构的制造方法，该制造方法可包括但不限于如下的至少一个步骤。提供半导体衬底，在半导体衬底上形成至少一个叠层，叠层包括第一绝缘层和第二绝缘层。在叠层内镶嵌第一金属结构。然后在至少一个叠层内形成至少一个空隙，空隙设置于第一金属结构上方。基于大马士革镶嵌方式在至少一个空隙的上方形成第二金属结构，以使第二金属结构、至少一个空隙以及第一金属结构共同形成与半导体衬底表面基本垂直的止裂结构。
8.本公开的有益效果为：
9.本公开所提供的技术方案能够有效防止切割晶圆时裂纹传递至集成电路芯片内的问题，从而极大地提高了半导体集成电路良率和稳定性。本公开所提供的半导体集成电
路整体结构更简单，不仅能够降低成本和提高半导体集成电路器件可靠性，而且能够明显降低划片道部分的面积，进而使晶圆上用于芯片制造的面积更大，晶圆的利用率得到提高。
10.基于第一金属结构、空隙以及第二金属结构形成的止裂结构，本公开能够通过划片道上的止裂结构有效地避免切割晶圆时的应力扩散，以有效避免裂纹传递至芯片的问题产生。
11.另外，基于在加工划片道结构同时加工得到的防水渗透结构，本公开还能起到防止水分进入集成电路芯片内部的作用，可见本公开可靠性更佳。
附图说明
12.图1示出了本公开一个或多个实施例中在叠层内镶嵌第一金属结构后的器件纵向截面结构示意图。
13.图2示出了本公开一个或多个实施例中图案化光刻胶层后刻蚀形成伸入至第一金属结构上的通孔的器件纵向截面结构示意图。
14.图3示出了本公开一个或多个实施例中沉积金属层间电介质层后的器件纵向截面结构示意图。
15.图4示出了本公开一个或多个实施例中刻蚀金属层间电介质层后的器件纵向截面结构示意图。
16.图5示出了本公开一个或多个实施例中再次刻蚀金属层间电介质层形成沟槽后的器件纵向截面结构示意图。
17.图6示出了本公开一个或多个实施例中沉积金属以及进行化学机械平坦化后的器件纵向截面结构示意图。
18.100、半导体衬底。
19.101、光刻胶层。
20.200、叠层。201、第一绝缘层。202、第二绝缘层。
21.300、第一金属结构。
22.400、空隙。
23.401、第一连通孔。
24.402、第二连通孔。
25.500、第二金属结构。
26.600、金属层间电介质层。
27.601、沟槽。
28.700、接触孔钨插塞。
29.800、浅槽隔离结构。
30.900、止裂结构。
31.901、防水渗透结构。
32.902、密封环结构。
具体实施方式
33.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性
的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
34.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
35.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
36.如图1至6所示，本公开一个或多个实施例能够提供一种半导体集成电路结构的制造方法，其中一个技术目的在于形成止裂结构。具体地，该集成电路结构的制造方法可包括但不限于如下的至少一个步骤。
37.如图1所示，首先提供半导体衬底100，并在半导体衬底100上形成至少一个叠层200。如图所示自下而上地形成多个叠层(图示为五个叠层)，叠层200包括但不限于第一绝缘层201和第二绝缘层202。对于任一叠层，本公开能够在沉积第一绝缘层201之后再沉积一层第二绝缘层202。在当前叠层形成之后可沉积下一叠层，直至形成设定数量的叠层。其中本公开在叠层200内镶嵌第一金属结构300，可在处于最下方的叠层上形成第一金属结构300，形成第一金属结构300之前在该叠层中形成接触孔钨插塞。
38.另外，本公开能够在形成叠层过程中基于大马士革镶嵌(damascene)工艺形成多个金属互联结构。多个金属互联结构可如图示地分布在划片道结构和密封环结构中，对于镶嵌工艺流程，本公开不再进行赘述。
39.可理解的是，本公开一个或多个实施例的第一绝缘层201具体为层间介质层(ild，interlayer dielectric)，层间介质层采用低介电常数(low k)材料或超低介电常数(ultra low k)材料形成。本公开一个或多个实施例中的第二绝缘层202为覆盖层(capping layer)，覆盖层也采用介电常数较低的材料形成。图示中本公开可在最下方的第一绝缘层201内依次形成接触孔钨插塞和第一金属结构300。另外，本公开一个或多个实施例中还能够在半导体衬底100内形成浅槽隔离结构。
40.如图2至5所示，在至少一个叠层200内形成至少一个空隙(void)400。空隙400设置于第一金属结构300上方，而且空隙400与第一金属结构300上表面相接触。本公开一个或多个实施例在至少一个叠层200内形成至少一个空隙400可包括：通过光刻以及刻蚀方式在至少一个叠层200上形成至少一个第一连通孔(via hole)401，并基于第一连通孔401在叠层200内形成空隙400。下面对空隙400的形成过程进一步说明。
41.如图2所示，在当前所有叠层200上方涂覆光刻胶层101后，图案化该光刻胶层101，以形成伸入至第一金属结构300上的通孔。可理解的是，图案化该光刻胶层101后，可在光刻胶层101上的设定位置形成与下方的第一金属结构300对应的图案。然后以具有图案的光刻胶层101为掩模，刻蚀第一金属结构300上方的叠层，进而可在叠层上形成接触到第一金属结构300的通孔。其中，刻蚀的方式例如可以是干法刻蚀。
42.具体地，本公开一些实施例中基于第一连通孔401在叠层200内形成空隙400包括但不限于图3至图5示出的步骤。
43.如图3所示，去掉光刻胶层101后，在所有叠层200的上方沉积一层金属层间电介质层(imd，intermediate metal dielectric)600，以封堵图示第一连通孔401的一端。本公开一些实施例中金属层间电介质层600使用的材料为四乙氧基硅烷(teos，tetraethoxysilane)系列或者含氟硅烷(fteos)系列的物质。基于teos或fteos的台阶覆盖性(step coverage)较差的特点，在沉积金属层间电介质层600时能够更好地堵住第一连通孔401的上端。值得一提的是，本公开一些实施例中金属层间电介质层600厚度与第一金属结构300上方多个叠层厚度接近或相同，可有助于进一步提高本公开最终形成的止裂结构阻止裂纹传递的效果。
44.如图4所示，光刻以及刻蚀金属层间电介质层600，以在第一连通孔401上形成与第一连通孔401相连通的第二连通孔(via hole)402。第二连通孔402尺寸大于第一连通孔401且与第一连通孔401上下对应设置。
45.另外，本公开一些实施例中的光刻以及刻蚀金属层间电介质层600可包括：对形成于晶圆上的止裂结构900、防水渗透结构901及密封环结构902内的金属层间电介质层600进行同步光刻和刻蚀处理。具体实施时，由于在先工序已经形成了第一连通孔401，第一连通孔401上方并无覆盖层。所以与图示其他区域的金属互联结构上方的连通孔(伸入至覆盖层)相比，第一连通孔401上方形成的第二连通孔402深度会更大。
46.如图5所示，再次刻蚀金属层间电介质层600，以将第二连通孔402的上部扩充为用于填充金属的沟槽601以及利用第二连通孔下方的第一连通孔形成空隙。具体地，本公开一些实施例中再次刻蚀金属层间电介质层600可包括：通过刻蚀金属层间电介质层600的方式使第二连通孔402深度增大和上部宽度增大。其中，第二连通孔402深度增大的同时，第一连通孔401深度相应减小。可见本公开能够在已形成的第一连通孔401的基础上形成空隙，即利用再次刻蚀后高度减小的第一连通孔401作为空隙使用。
47.本公开一些实施例中再次刻蚀金属层间电介质层600可以包括：通过刻蚀方式在止裂结构900、防水渗透结构901及密封环结构902内的金属层间电介质层600上分别形成用于填充金属的沟槽601。再次刻蚀金属层间电介质层600的过程中，由于第一连通孔401上方并无覆盖层。与图示其他区域的金属互联结构上方的连通孔(接触金属互联结构)相比，第一连通孔401上方形成的第二连通孔402深度会更大，即第一连通孔401的高度得到进一步地减小。
48.如图6所示，本公开能够基于大马士革镶嵌方式在至少一个空隙400上方形成第二金属结构500，以使第二金属结构500、至少一个空隙400以及第一金属结构300共同形成与半导体衬底100表面基本垂直的止裂结构900。所以本公开一些实施例中，半导体衬底100表面沿x方向延伸，止裂结构900沿y方向延伸，且y方向能够与x方向相互垂直。其中，本公开在至少一个空隙400上方形成第二金属结构500包括：向沟槽601和第二连通孔402内填充金属(metal)，以形成第二金属结构500。更为具体地，本公开能够填充阻挡金属(barrier metal)，利用阻挡金属台阶覆盖性较差的特点堵住空隙400上端，阻挡金属例如可以是钽(ta)、氮化钽(tan)、钛(ti)、氮化钛(tin)或钴(co)等。或者，本公开可先沉积阻挡金属堵住空隙400上端后沉积铜(copper)，以降低加工成本。具体实施时，沉积金属后进行化学机械
平坦化(cmp，chemical mechanical planarization)处理，以使金属上表面与金属层间电介质层600上表面齐平。另外，本公开一些实施例还可在形成第二金属结构500之后沉积一层覆盖层。
49.可理解的是，本公开提供的半导体集成电路结构的制造方法可在后道工艺(beol，back end of line)之后再实施。其中形成第二金属结构500涉及的大马士革镶嵌工艺细节，本实施例不再赘述。
50.基于本公开一些实施例提供的半导体集成电路结构的制造方法但不限于该制造方法能够形成半导体集成电路结构，具体说明如下。
51.如图6所示，本公开一个或多个实施例提供的半导体集成电路结构可包括但不限于半导体衬底100、叠层200、第一金属结构300、空隙400、金属层间电介质层600以及第二金属结构500。
52.半导体衬底100例如可以是体硅衬底、绝缘体上硅(soi)衬底、锗衬底、绝缘体上锗(goi)衬底、硅锗衬底、iii-v族化合物半导体衬底或通过执行选择性外延生长(seg)获得的外延薄膜衬底等。
53.至少一个叠层200形成于半导体衬底100上，叠层200包括第一绝缘层201和第二绝缘层202。本公开一些实施例中的第一绝缘层201为层间介质层、第二绝缘层202为覆盖层。
54.其中层间介质层的材料例如为低介电常数(low k)材料或超低介电常数(ultra low k)材料，覆盖层的材料为介电常数较低的绝缘材料。
55.第一金属结构300镶嵌于叠层200内。组成第一金属结构300的金属材料可以包括阻挡金属，阻挡金属例如可以是钽(ta)、氮化钽(tan)、钛(ti)、氮化钛(tin)、钴(co)或者它们的合金中的至少一种。组成第一金属结构300的金属材料还可以包括铜或铝或钨等，例如加工过程中先沉积部分阻挡金属后沉积铜。
56.至少一个空隙400设置于第一金属结构300上方，并形成于叠层200内。本公开提供的半导体集成电路结构例如可包括两个或者两个以上并列设置的空隙400。
57.第二金属结构500设置于至少一个空隙400上方，其中第二金属结构500、至少一个空隙400以及第一金属结构300共同形成与半导体衬底100表面基本垂直的止裂结构900。具体地，第二金属结构500包括金属块本体以及自金属块本体向下伸出的多个延伸部。第一金属结构300包括与延伸部一一对应的金属支撑部。其中，一个金属支撑部上方对应地设置有一个空隙400，且一个空隙400上方对应地设置有一个延伸部。更为具体地，金属块本体镶嵌于金属层间电介质层600内，延伸部自金属层间电介质层600伸入至叠层200中。
58.如图6所示，本公开一些实施例中金属支撑部数量与空隙数量相同，且与第二金属结构的延伸部数量相同。如图示出的两个空隙400分别对应两个金属支撑部，以及分别对应两个延伸部。
59.金属层间电介质层600形成于至少一个叠层200上。本公开中的金属层间电介质层600使用的材料为四乙氧基硅烷(teos，tetraethoxysilane)系列或含氟硅烷(fteos)系列的物质，以更好地形成空隙400。
60.如图6所示，该半导体集成电路结构还包括接触孔钨插塞700和浅槽隔离(sti，shallow trench isolation)结构800。浅槽隔离结构形成于第一金属结构300下方，并可形成于半导体衬底100内上部。
61.至少一个接触孔钨插塞700形成于叠层200内，并处于第一金属结构300与半导体衬底100之间，可用于防止金属离子扩散到半导体衬底100中。
62.可理解的是，本公开还能够提供一种划片道(scribe lane)结构，该划片道结构可包括但不限于本公开任一实施例中的半导体集成电路结构。基于本公开提供的划片道结构，在切割晶圆时裂纹会最先传递到划片道中最脆弱的结构-空隙中，可见本公开能够通过具有空隙400的划片道结构使裂纹停止，以保护集成电路芯片部分。
63.如图6所示，该划片道结构还包括防水渗透结构901。可见本公开所提供的划片道结构可包括但不限于止裂结构(crack stop)900和防水渗透结构(moisture barrier)901。
64.另外，本公开涉及的密封环结构(sealring)902结构属于半导体集成电路芯片部分，本实施例不再进行赘述。
65.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
66.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。