半导体结构及半导体结构制作方法与流程

1.本发明属于半导体技术领域，尤其涉及一种半导体结构及半导体结构制作方法。


背景技术：

2.动态随机存储器(dynamic random access memory，dram)是计算机中常用的半导体存储器件。动态随机存储器通常包括电容结构和晶体管结构，晶体管结构与电容结构相连，以通过晶体管结构读取存储在电容结构中的数据，或者将数据写入到电容结构中。
3.相关技术中，晶体管结构包括基底以及设置在基底上的位线结构，多个位线结构平行且间隔设置，位线结构内设置有位线，相邻位线结构之间填充有电容连接线，电容连接线的一端与基底内的晶体管结构连接，电容连接线的另一端与电容结构连接，以实现电容结构与晶体管结构之间的连接。电容连接线包括沿垂直于基底方向依次层叠设置的第一导电块和第二导电块，第二导电块与电容结构连接，第一导电块与基底内的晶体管结构连接。
4.然而，第二导电块与位线之间容易产生寄生电容，且容易发生漏电。


技术实现要素：

5.有鉴于此，本发明实施例提供一种半导体结构及半导体结构制作方法，以解决第二导电块与位线之间容易产生寄生电容及发生漏电的技术问题。
6.本发明实施例一方面提供一种半导体结构，包括：基底、位线结构以及电容连接线，位线结构设置在基底上，位线结构在基底的顶面延伸；位线结构为多个，多个位线结构在基底的顶面上平行且间隔的设置，相邻的位线结构之间形成有接触孔；
7.电容连接线包括第一导电块和第二导电块，第一导电块和第二导电块依次填充在接触孔内，第一导电块的顶端设置有倒角结构，倒角结构与位线结构邻接，第二导电块底端与倒角结构配合。
8.本发明实施例提供的半导体结构，基底的顶面上设置有多个位线结构，多个位线结构平行且间隔设置，相邻位线结构之间形成有接触孔；电容连接线具有第一导电块和第二导电块，第一导电块和第二导电块依次填充于接触孔内；第一导电块的顶端设置有与位线结构邻接的倒角结构，第二导电块与倒角结构配合。本发明实施例的半导体结构中，倒角结构与位线结构邻接，可以增大第二导电块与位线之间的距离，避免第二导电块与位线之间形成寄生电容，同时可以阻止第二导电块与位线之间发生漏电，以提高半导体结构的性能。
9.本发明实施例另一方面提供一种半导体结构形成方法，包括：
10.提供基底；在基底上形成位线结构，位线结构在基底的顶面上延伸，位线结构为多个，多个位线结构在基底的顶面上平行且间隔的设置，相邻的位线结构之间形成接触孔；在接触孔内形成第一导电块，第一导电块的顶端形成倒角结构，倒角结构与位线结构邻接；在接触孔内形成第二导电块，第二导电块位于第一导电块的顶端，第二导电块的底端与倒角结构配合。
11.本发明实施例所提供的半导体结构及半导体结构制作方法，用于制作上述半导体结构。
附图说明
12.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
13.图1为本发明实施例的半导体结构的剖视示意图；
14.图2为图1的半导体结构的a处放大图；
15.图3为本发明实施例的半导体结构制作方法的流程图；
16.图4为本发明实施例的半导体结构的制作方法中在基底上形成位线结构的示意图；
17.图5为图4中在基底上形成位线结构的立体图；
18.图6为本发明实施例的半导体结构的制作方法中在接触孔中填充导电材料的示意图；
19.图7为图6中在接触孔中填充导电材料的立体图；
20.图8为本发明实施例的半导体结构的制作方法中去除部分导电材料的示意图；
21.图9为图8中去除部分导电材料的立体图；
22.图10为本发明实施例的半导体结构的制作方法中形成扩口结构的示意图；
23.图11为本发明实施例的半导体结构的制作方法中形成导电覆盖层的示意图；
24.图12为本发明实施例的半导体结构的制作方法中形成倒角结构的示意图；
25.图13为本发明实施例的半导体结构的制作方法中形成接触层的示意图；
26.图14为本发明实施例的半导体结构的制作方法中形成导电辅助层的示意图；
27.图15为本发明实施例的半导体结构的制作方法中形成导电插塞的示意图；
28.图16为本发明另一实施例的半导体结构制作方法的形成半导体结构的剖视示意图。
29.附图标记说明：
30.10
‑
基底；
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20
‑
位线结构；
31.21
‑
位线；
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211
‑
金属块；
32.212
‑
辅助块；
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22
‑
绝缘侧壁；
33.221
‑
第一绝缘侧壁；
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222
‑
第二绝缘侧壁；
34.223
‑
第三绝缘侧壁；
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23
‑
绝缘块；
35.30
‑
电容连接线；
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31
‑
第一导电块；
36.311
‑
倒角结构；
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312
‑
过渡壁；
37.313
‑
导电材料；
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314
‑
缝隙；
38.315
‑
接触层；
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316
‑
中间第一导电块；
39.317
‑
扩口结构；
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318
‑
导电覆盖层；
40.32
‑
第二导电块；
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321
‑
导电辅助层；
41.322
‑
导电插塞；
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40
‑
接触孔；
42.50
‑
绝缘结构。
具体实施方式
43.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
44.首先，本领域技术人员应当理解的是，这些实施方式仅仅用于解释本发明的技术原理，并非旨在限制本发明的保护范围。本领域技术人员可以根据需要对其作出调整，以便适应具体的应用场合。
45.其次，需要说明的是，在本发明实施例的描述中，术语“内”、“外”、“上”、“下”、“顶”、“底”等指示的方向或位置关系的术语是基于附图所示的方向或位置关系，这仅仅是为了便于描述，而不是指示或暗示所述装置或构件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
46.相关技术中，动态随机存储器(dynamic random access memory，dram)通常包括电容结构和晶体管结构。基底内形成有晶体管结构，基底上还设置有多个位线结构，多个位线结构平行且间隔设置，位线结构内设置有用于导电的位线。相邻位线结构之间填充有电容连接线，电容连接线的一端与基底内的晶体管结构连接，电容连接线的另一端与电容结构连接，以实现电容结构与晶体管结构之间的电性连接。电容连接线包括沿垂直于基底方向依次层叠设置的第一导电块和第二导电块，第一导电块与基底内的晶体管结构连接，第二导电块与电容结构连接。
47.相关技术中，第二导电块的底端与第一导电块的顶端直接接触，且第二导电块的侧壁与位线结构的侧壁直接接触，使得第二导电块与位线距离小。容易产生寄生电容，且容易漏电。尤其当制程微缩时，第二导电块与位线之间的距离会进一步减小，降低了动态随机存储器的性能。
48.本发明实施例的半导体结构及半导体结构制作方法，在第一导电块和第二导电块之间设置倒角结构，第二导电块通过倒角结构与第一导电块接触，部分第二导电块通过倒角结构与位线结构接触，与相关技术中第二导电块与第一导电块和位线结构直接接触相比，增大了第二导电块与位线结构之间的距离，从而增加了第二导电块与位线之间的距离，防止第二导电块与位线结构之间产生寄生电容，且防止第二导电块与位线结构之间发生漏电，提高了本发明实施例的半导体结构的性能。
49.本实施例一方面提供一种半导体结构。其中，半导体结构可以为动态随机存储器(dram)，当然半导体结构还以为其他的设备。
50.请参照图1，半导体结构包括基底10、位线结构20和电容连接线30。位线结构20设置在基底10上。位线结构20有多个，多个位线结构20突出地设置于基底10的顶面上，多个位线结构20在基底10的顶面上延伸，多个位线结构20平行且间隔设置。电容连接线30填充于相邻的位线结构20之间。
51.需要说明的是，基底10的顶面是指如图1所示的基底10的上表面。
52.基底10的材质可以包括硅、锗等。基底10中还可以形成有晶体管、字线结构等。在半导体结构为动态随机存储器的实现方式中，电容连接线30可以连接电容结构和基底10内的晶体管，以通过晶体管实现电容结构内数据的读取或写入。
53.位线结构20设置于基底10上。参照图1，位线结构20突出地设置于基底10的顶面上。位线结构20在基底10的顶面延伸且呈长条状。位线结构20有多个，多个位线结构20在基底10的顶面上平行且间隔的设置。相邻的位线结构20之间形成有接触孔40。接触孔40用于容纳电容连接线30。也就是说，电容连接线30插入至接触孔40内，以连接电容结构和位于基底10内的晶体管。
54.在一些实施例中，半导体结构还包括绝缘结构。绝缘结构形成于基底10的顶面上，绝缘结构填充于相邻的位线结构20之间，绝缘结构与位线结构20围设成显露基底10的接触孔40。电容连接线30的一端插入至接触孔40内，且与基底10导电接触，电容连接线30的另一端与电容结构连接，以实现晶体管结构与电容结构的连接。其中，绝缘结构的材质可以包括氧化硅、氮氧化硅或氮化硅等。
55.请参照图1，位线结构20包括位线21、绝缘块23和绝缘侧壁22。位线21设置在基底10的顶面上，位线21在基底10的顶面上延伸。绝缘块23覆盖在位线21的顶端，绝缘侧壁22覆盖在位线21垂直于基底10的侧面上。如此设置，绝缘侧壁22和绝缘块23包裹位线21，可以实现对位线21的保护，避免位线21与外界的空气接触而发生氧化。位线21的顶端是指如图1所示位线21的上端面。
56.进一步地，绝缘侧壁22还覆盖在绝缘块23垂直于基底10的侧面上，相邻位线结构20中互相靠近的绝缘侧壁22围设成接触孔40；绝缘侧壁22与绝缘块23的材质可以相同，可以使得绝缘块23与绝缘侧壁22形成一体结构，进而提高位线结构20的强度。
57.示例性的，绝缘侧壁22和绝缘块23的材质为绝缘材料，例如氧化硅、氮氧化硅或氮化硅等。
58.在一些实施例中，绝缘侧壁22内具有间隙，间隙内填充有绝缘填充物，绝缘填充物的材质与绝缘侧壁22的材质不同。如此设置，能够提高绝缘侧壁22的绝缘性能。
59.在一些实现方式中，位线21可以包括金属块211和辅助块212。辅助块212的位于基底10的顶面，辅助块212的底端与基底10的顶面接触。金属块211位于辅助块212的上方，金属块211的底端与辅助块212的顶端接触。其中，金属块211的材质可以包括导电金属，例如铜、金、银、钨等，辅助块212的材质可以包括金属氮化物，例如氮化钛等。
60.需要说明的是，辅助块212的底端是指如图1所示辅助块212的下端面，辅助块212的顶端是指如图1所示辅助块212的上端面；金属块211的底端是指如图1所示金属块211的下端面，金属块211的顶端是指如图1所示金属块211的上端面。
61.电容连接线30插入接触孔40内，电容连接线30的底端与接触孔40对应的基底10内的晶体管连接，电容连接线30的另一端用于与电容结构连接。参照图1，电容连接线30包括第一导电块31和第二导电块32，第一导电块31和第二导电块32依次填充在接触孔40内，也就是说第一导电块31位于第二导电块32的下部。第一导电块31的底端与基底10的顶端接触，第一导电块31的顶端设置有倒角结构311，倒角结构311与位线结构20邻接，第二导电块32的底端与倒角结构311配合。其中，第一导电块31的材质可以包括多晶硅等。
62.需要说明的是，第一导电块31位于第二导电块32的下部是指如图1所述第一导电
块31位于第二导电块32的下方；第一导电块31的底端是指如图1所示第一导电块31的下端面；第一导电块31的顶端是指如图1所示第一导电块31的上端面。第二导电块32的底端是指如图1所示第二导电块32的下端面。
63.本发明实施例提供的半导体结构，基底10的顶面上设置有多个位线结构20，多个位线结构20平行且间隔设置，相邻位线结构20之间形成有接触孔40。电容连接线30具有第一导电块31和第二导电块32，第一导电块31和第二导电块32依次填充于接触孔40内。第一导电块31的顶端设置有与位线结构20邻接的倒角结构311，第二导电块32与倒角结构311配合。参照图1，第一导电块31的顶端具有向下凹陷的曲面，曲面与第一导电块的交界位置形成倒角结构311，倒角结构311与位线结构20邻接，可以增大第二导电块32与位线21之间的距离，避免第二导电块32与位线21之间形成寄生电容，同时可以阻止第二导电块32与位线21之间发生漏电，以提高半导体结构的性能。
64.请参照图2，本实施例中，第一导电块31上设置倒角结构311，使得第二导电块32与位线21之间的距离为b。然而相关技术中，第二导电块32与第一导电块31直接接触，第二导电块32与位线21之间的距离为c。由此可见，本实施例在第一导电块31上设置倒角结构311，增大了第二导电块32与位线21之间的距离。
65.在上述实现方式中，位线21的顶端与基底10的顶面之间的距离小于第一导电块31的顶端与基底10的顶面之间的距离。以图1所示方位为例，上述设置可以使得第二导电块32位于位线21的上方。
66.在一些实施例中，倒角结构311可以为倒圆角或倒直角。当然可以为近似倒圆角或者倒直角的结构，只要能够增大位线21与第二导电块32之间的距离即可。
67.请参照图1，倒角结构311还具有过渡壁312，过渡壁312位于倒圆角的顶端，过渡壁312与位线结构20的绝缘侧壁22邻接，倒角结构311与第一导电块31为一体结构。过渡壁312可以增大第一导电块31与第二导电块32之间的接触面积，进而减小第一导电块31和第二导电块32之间的接触电阻。
68.示例性地，过渡壁312的顶端与第一导电块31的顶端之间的距离为相邻位线结构20之间距离的1/3
‑
1/2。请参照图2，过渡壁312的顶端与第一导电块31的顶端之间的距离为d，相邻位线结构20之间距离即为接触孔40的宽度，d为接触孔40宽度的1/3
‑
1/2。
69.过渡壁312、倒角结构311以及第一导电块31的顶端内均掺杂有掺杂粒子，以形成与第二导电块32接触的接触层315。接触层315可以减小第二导电块32与第一导电块31之间的接触电阻。示例性地，掺杂粒子包括磷离子或者砷离子。
70.请参照图1，本发明第一实施例中，第二导电块32可以包括导电辅助层321和导电插塞322，导电辅助层321覆盖第一导电块31的顶端、倒角结构311和过渡壁312，并覆盖接触孔40的侧壁，导电插塞322形成在导电辅助层321上且填充接触孔40。导电辅助层321用于阻止导电插塞322第一导电块31之间互相渗透。
71.示例性地，导电插塞322的材质可以包括钨等。导线辅助层321的材质可以包括氮化钛等。
72.本发明实施例还提供一种半导体结构制作方法。请参照图3，本发明实施例的半导体结构制作方法包括：
73.s101、提供基底。
74.如图4所示，基底10的材质可以包括硅、锗等。基底10中还可以预先形成有晶体管、字线结构等。
75.s102、在基底上形成位线结构，位线结构在基底的顶面上延伸，位线结构为多个，多个位线结构在基底的顶面上平行且间隔的设置，相邻的位线结构之间形成接触孔。
76.参照图4，位线结构20包括位线21、绝缘块23和绝缘侧壁22。绝缘块23位于位线21的顶端，绝缘侧壁22覆盖位线21的侧面和绝缘块23的侧面，相邻的位线结构20之间形成接触孔40，位线21包括金属块211和辅助块212。在基底10上形成位线结构20的方法包括：
77.在基底10上依次层叠的形成位线层以及绝缘层。依次沉积位线层和绝缘层于基底10上。位线层包括金属层。在一些实施例中，为防止金属层与基底10之间互相渗透，位线层还包括辅助层。辅助层覆盖基底10，金属层覆盖辅助层，辅助层和金属层形成位线层，绝缘层覆盖金属层。辅助层的材质可以包括金属氮化物，例如氮化钛。金属层的材质可以包括导电金属，例如铜、金、银、钨等。绝缘层的材质可包括氮化物、氧化物、氮氧化物等，例如氮化硅。沉积方法可选择化学气相沉积方法。
78.沿垂直于基底10方向蚀刻位线层和绝缘层，以形成在基底10上平行且间隔设置的多个位线21，以及覆盖在位线21上的绝缘块23。位线层包括金属层，蚀刻后得到金属块211，金属块211位于基底10和绝缘块23之间。在一些实施例中，位线层还包括辅助层，蚀刻后得到辅助块212，辅助块212位于金属块211和基底10之间，辅助块212、金属块211和绝缘块23依次层叠设置。蚀刻方法可选用干法蚀刻，对绝缘层、金属层和辅助层同步进行蚀刻，以提高蚀刻效率。
79.在位线21的侧面和绝缘块23的侧面形成绝缘侧壁22。沉积绝缘材料于位线21的侧面和绝缘块23的侧面，以形成覆盖位线21的侧面和绝缘块23的侧面的绝缘侧壁22。绝缘侧壁22和绝缘块23包围位线21。位线21包括金属块211，绝缘侧壁22覆盖金属块211的侧面。在一些实施例中，位线21还包括辅助块212，辅助块212位于金属块211的底端，绝缘侧壁22覆盖金属块211的侧面，且覆盖辅助块212的侧面。绝缘侧壁22和绝缘块23包围金属块211和辅助块212。绝缘侧壁22的材质可以包括氮化物、氧化物或氮氧化物，例如氮化硅。沉积方法可选用化学气相沉积方法。
80.在一些实施方式中，相邻的位线结构20上相对的绝缘侧壁22之间具有接触孔40；示例性的，参照图5，形成位线结构20后，在相邻的位线结构20之间还形成有绝缘结构50，绝缘结构50与位线结构20围设成显露基底10的接触孔40。绝缘结构50的材质可以包括氮化物、氧化物、氮氧化物等，例如氮化硅等。
81.s103、在接触孔内形成第一导电块，第一导电块的顶端形成倒角结构，倒角结构与位线结构邻接。
82.请参照图6和图7，在接触孔40内形成第一导电块31的具体步骤可以包括：在接触孔40内填充导电材料313，导电材料313充满接触孔40，导电材料313内部具有缝隙314。在一些实施例中，填充导电材料313方法可选用低压化学气相沉积法或其他阶梯覆盖性好的方法，反应气体可选乙硅烷或者甲基丙基结构硅烷气体(h3sin(c3h7)2/si2h6/sih[n(ch3)2]3)，温度为380℃
‑
500℃，气压为1torr～3torr。为保证填充的均匀性，可先沉积晶种层，之后形成导电材料313。在一些实施例中，导电材料313可以具有掺杂粒子的多晶硅，掺杂粒子可选择磷离子或砷离子。掺杂方法可选用层叠掺杂多晶硅与掺杂粒子的方法，也可选用将
掺杂粒子溅射于导电材料313表面后进行退火的方法。
[0083]
请参照图8和图9，在形成导电材料313之后，去除部分导电材料313，以暴露部分缝隙314，形成位于接触孔40内的中间第一导电块316。去除部分导电材料313的方法可选择干法蚀刻。
[0084]
请参照图10，蚀刻中间第一导电块316的顶部，以在缝隙314远离基底10的顶部形成扩口结构317。示例性的，蚀刻方法可选择湿法蚀刻。
[0085]
请参照图11和图12，在形成扩口结构317之后，在中间第一导电块316的顶部继续沉积导电材料以形成导电覆盖层318，导电覆盖层318填充缝隙314和扩口结构317，并且覆盖在中间第一导电块316的顶部，以形成第一导电块31，并形成位于第一导电块31顶端且与位线结构20邻接的倒角结构311。
[0086]
本实施例中，在形成第一导电块31之后还包括：
[0087]
s104、在接触孔内形成第二导电块，第二导电块位于第一导电块的顶端，第二导电块的底端与倒角结构配合。
[0088]
在一些实施例中，倒角结构311的顶部具有过渡壁312，第二导电块32的底端插设在过渡壁312围成的空间内。如图11和图12所示，过渡壁312、倒角结构311与第一导电块31为一体结构。示例性的，导电覆盖层318还覆盖在接触孔40的侧壁和位线结构20的顶部；形成导电覆盖层318之后，去除位于位线结构20顶部以及部分接触孔40侧壁的导电覆盖层318，以形成位于倒角结构311顶端的过渡壁312。
[0089]
如此设置，形成第二导电块32后，过渡壁312可以增大的第一导电块31与第二导电块32之间的接触面积，以减小第一导电块31和第二导电块32之间的接触电阻。
[0090]
在一些实施例中，过渡壁312的顶端与第一导电块31的顶端之间的距离为相邻位线结构20之间距离的1/3
‑
1/2。请参照图12，过渡壁312的顶端与第一导电块31的顶端之间的距离为d，相邻位线结构20之间距离即为接触孔40的宽度，d为接触孔40宽度的1/3
‑
1/2。
[0091]
继续沉积导电材料的厚度即为倒角结构311的宽度，如图12所示，距离e为倒角结构311的宽度。也就是倒角结构311上沿角平分线上的长度，其中，倒角结构311与位线结构20邻接的边与第一导电块31顶端的中心与位线结构20之间的连线形成直角，角平分线即为该直角的平分线。
[0092]
在一些实施例中，在形成第一导电块31之后，也就是形成第二导电块32之前，还包括形成接触层315。参照图13，形成过渡壁312之后，在过渡壁312、倒角结构311以及第一导电块31的顶端形成接触层315。在过渡壁312、倒角结构311以及第一导电块31的顶端内掺杂有掺杂粒子，以形成接触层315。对接触层315进行快速热退火，使掺杂粒子均匀分布于过渡壁312、倒角结构311与第一导电块31的顶端。示例性地，可通过溅射将掺杂粒子沉积于过渡壁312、倒角结构311以及第一导电块31的顶端，然后使用快速热退火的方法，使掺杂粒子与导电材料反应形成接触层315，然后再使用硫酸加双氧水的混合物等作为清洗液去除未反应的掺杂粒子。掺杂粒子可包括磷离子或砷离子。
[0093]
请参照图14，在接触层315上形成导电辅助层321。沉积导电辅助层321于接触层315上，导电辅助层321覆盖接触层315，且覆盖位线结构20的绝缘侧壁22与绝缘块23的顶端。导电辅助层321用于防止之后形成的膜层结构与接触层315之间的相互渗透。沉积方法可选择化学气相沉积方法或薄膜沉积方法。导线辅助层321的材质可包括金属氮化物，例如
氮化钛。
[0094]
在导电辅助层321上形成导电插塞322。请参考图15，沉积导电插塞322形成于导电辅助层321上且填充接触孔40。沉积方法可选择化学气相沉积方法或薄膜沉积方法。导电插塞322的材质可包括导电金属，例如钨、钛等。
[0095]
参考图16，在一些实施方式中，在位线21的侧面和绝缘块23的侧面形成绝缘侧壁22包括：在位线21的侧面和绝缘块23的侧面上依次层叠的形成第一绝缘侧壁221、第二绝缘侧壁222以及第三绝缘侧壁223，第一绝缘侧壁221和第三绝缘侧壁223的材质相同，第二绝缘侧壁222的材质与第一绝缘侧壁221的材质不同。如此设置，可以阻止位线与其他的导电结构之间形成电容，同时也可以阻止位线与其他导电结构之间发生漏电。
[0096]
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。