半导体器件及其制备方法与流程

1.本发明涉及集成电路领域，尤其涉及一种半导体器件及其制备方法。


背景技术：

2.对具有高性能的廉价半导体器件的需求推动集成密度，反过来，增加的集成密度对半导体制造工艺提出了更高的要求。
3.二维(2d)或平面型半导体器件的集成密度部分地由构成组成集成电路的各个元件(例如，存储器单元)占据的面积确定。各个元件占据的面积很大程度上由用于定义各个元件及其互连的图案化技术的尺寸参数(例如，宽度，长度，间距，窄度，相邻间隔等)确定。而提供越来越“精细”的图案需要开发和使用非常昂贵的图案形成设备。
4.随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战引起了诸如全环栅场效应晶体管(gaa fet)的三维设计的发展。
5.在全环栅场效应晶体管中，沟道区域的所有侧面都由栅电极包围，这允许沟道区域中更充分的耗尽，并且由于较陡的亚阈值电流摆幅(ss)和较小的漏致势垒降低(dibl)而产生较少的短沟道效应。
6.随着晶体管尺寸不断缩小至10-15nm以下的技术节点，需要对具有全环栅场效应晶体管的半导体器件进行进一步的改进，以满足需求。


技术实现要素：

7.本发明目的在于，提供一种半导体器件及其制备方法。
8.为了实现上述目的，本发明提供了一种半导体器件的制备方法，其包括如下步骤：提供衬底；在所述衬底上形成初始图案，所述初始图案包括若干个沿第一方向间隔排布的第一图形，所述第一图形包括基底及设置在所述基底上的若干个沿第二方向间隔排布的半导体柱，所述半导体柱包括沿第三方向依次设置的源极区、沟道区及漏极区；在所述基底上形成沿所述第二方向延伸的位线，所述位线与所述源极区电连接；在所述半导体柱的侧面依次形成第一绝缘层、栅结构层及第二绝缘层，所述栅结构层与所述沟道区对应；在所述半导体柱上形成柱状电容，所述柱状电容包括下极板、覆盖所述下极板的介质层、覆盖所述介质层的上极板，所述下极板底部与所述半导体柱的漏极区电连接。
9.本发明还提供一种半导体器件，其包括：衬底；位线，设置在所述衬底内，且沿第二方向延伸；垂直晶体管，设置在所述衬底上，所述垂直晶体管包括半导体柱、第一绝缘层、栅结构层及第二绝缘层，所述半导体柱包括沿第三方向依次设置的源极区、沟道区及漏极区，所述源极区与所述位线电连接，所述第一绝缘层设置在所述衬底上，且包围所述半导体柱源极区的侧面，所述栅结构层设置在所述第一绝缘层上，且包围所述半导体柱沟道区的侧面，所述第二绝缘层设置在所述栅结构层上，且包围所述半导体柱漏极区的侧面；柱状电容，设置在所述垂直晶体管上，所述柱状电容包括下极板、覆盖所述下极板的介质层、覆盖
所述介质层的上极板，所述下极板底部与所述半导体柱的漏极区电连接。
10.本发明的优点在于，提供一种新的半导体器件及其制备方法，本发明半导体器件采用垂直无结晶体管与柱状电容叠加设置的结构，垂直无结晶体管的源极、漏极和沟道区的掺杂类型一致，不再形成pn结，因而避免了掺杂突变所产生的阈值电压漂移和漏电流增加等问题。同时，无结晶体管可以抑制短沟道效应，在几个纳米尺寸下仍然可以工作，另外，本发明半导体器件制备方法还可以进一步提高存储器的集成度和性能。
附图说明
11.图1是本发明一实施例提供的半导体器件的制备方法的步骤示意图；
12.图2a-2g是本发明一实施例提供的在形成半导体器件的过程中主要的工艺截面示意图；
13.图3a-3c是本发明一实施例提供的在形成初始图案的过程中主要的工艺截面示意图；
14.图4a-4b是本发明一实施例提供的在形成位线的过程中主要的工艺截面示意图；
15.图5a-5d是本发明一实施例提供的于初始图案上形成垂直晶体管的过程中主要的工艺截面示意图；
16.图6a-图6f是本发明一实施例提供的形成柱状电容的过程中主要的工艺截面示意图。
具体实施方式
17.应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可以取决于工艺条件和/或器件的期望特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，可以以不同比例任意地绘制各个部件。
18.而且，为便于描述，在本文中可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由
…
制成”可以表示“包含”或“由
…
组成”。
19.下面结合附图对本发明提供的半导体器件及其制备方法的实施例做详细说明。
20.图1是本发明一实施例提供的半导体器件的制备方法的步骤示意图。请参阅图1，本发明半导体器件的制备方法包括如下步骤：步骤s10，提供衬底；步骤s11，在所述衬底上形成初始图案，所述初始图案包括若干个沿第一方向间隔排布的第一图形，所述第一图形包括基底及设置在所述基底上的若干个沿第二方向间隔排布的半导体柱，所述半导体柱包括沿第三方向依次设置的源极区、沟道区及漏极区；步骤s12，对所述基底上形成沿所述第
二方向延伸的位线，所述位线与所述源极区电连接；步骤s13，在所述半导体柱的侧面依次形成第一绝缘层、栅结构层及第二绝缘层，所述栅结构层与所述沟道区对应；步骤s14，在所述半导体柱上形成柱状电容，所述柱状电容包括下极板、覆盖所述下极板的介质层、覆盖所述介质层的上极板，所述下极板底部与所述半导体柱的漏极区电连接。
21.附图2a～图2g是本发明实施例在形成半导体器件的过程中主要的工艺截面示意图，为了清楚说明本发明半导体器件的制备方法，在图2a～图2g中包含部分截面示意图。
22.请参阅步骤s10及图2a，提供衬底200，其中衬底200的材料可以为单晶硅(si)、单晶锗(ge)、或硅锗(gesi)、碳化硅(sic)；也可以是绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等
ⅲ‑ⅴ
族化合物。本实施例中，所述衬底200的材料为单晶硅(si)。
23.请参阅步骤s11及图2b，在所述衬底200上形成初始图案，所述初始图案包括若干个沿第一方向(如图中y方向)间隔排布的第一图形201，所述第一图形201包括基底202及设置在所述基底202上的若干个沿第二方向(如图中x方向)间隔排布的半导体柱210，在所述第一图形201的所述基底202之间还可以设置有隔离结构220，所述半导体柱210包括沿第三方向(如图中z方向)依次设置的源极区211、沟道区212及漏极区213。
24.示例的，所述源极区211、所述沟道区212及所述漏极区213的掺杂离子类型相同。例如均为n型掺杂离子或p型掺杂离子。
25.本实施例列举了一种形成所述初始图案的方法。
26.请参阅图3a，对所述衬底200进行掺杂，形成阱层300，所述阱层300与所述衬底200的导电类型不同。例如，若所述衬底200为p型衬底，则对所述衬底200进行n型离子掺杂，使所述阱层300为n型阱层，若所述衬底200为n型衬底，则对所述衬底200进行p型离子掺杂，使所述阱层300为p型阱层。在本实施例中，所述衬底200为p型衬底，所述阱层300为n型阱层。
27.进一步，可选地，在本实施例中，对所述衬底200进行掺杂，形成阱层300之后，还在所述阱层300表面形成保护层310。所述保护层310可为氮化硅层，其可在后续工艺中作为遮挡层使用。在本发明其他实施例中，也可不形成所述保护层310。
28.请参阅图3b，图案化所述阱层300，形成多个沿第二方向(如图中x方向)延伸的条形结构320。
29.图案化所述阱层300可采用光刻与刻蚀工艺结合的方法。在该步骤中，可形成若干个所述条形结构320，若干个所述条形结构320沿第一方向(如图中y方向)间隔排布。为了清楚显示半导体器件的结构，在图3b中仅示意性绘示两个所述条形结构320。在两个条形结构320之间，所述衬底200被暴露。可选地，在本实施例中，所述保护层310也被图案化。
30.请参阅图3c，图案化所述条形结构320的上部形成若干个沿所述第二方向间隔排布的半导体柱210，其中，条形结构320的下部形成基底202。
31.在该步骤中，可采用光刻与刻蚀工艺结合的方式图案化所述条形结构320。所述条形结构320上部被部分刻蚀，形成若干个半导体柱210，下部被保留形成所述基底202，以形成所述第一图形201。在图3c中，为了清楚显示半导体器件的结构，所述第一图形201仅示意性地绘示两个半导体柱210。
32.可选地，在形成所述第一图形201后，对所述半导体柱210进行圆角处理。所述圆角处理的方法包括热氧化、刻蚀或者氢退火等，以形成无尖锐角的半导体柱210，提高半导体
器件的稳定性。
33.在所述第一图形201的所述基底202之间填充隔离结构220，形成图2b所示结构。
34.在该步骤中，可先采用隔离材料填充所述第一图形201之间的的空隙，所述空隙包括所述基底202之间及所述半导体柱210之间的空隙；再刻蚀所述隔离材料至预设深度，形成所述隔离结构220。在本实施例中，所述隔离结构220的上表面与所述基底202的上表面平齐，在本发明其他实施例中，所述隔离结构220的上表面也可高于或低于所述基底202的上表面。所述隔离材料可为绝缘材料，例如氧化物、氮化物等，在本实施例中，所述隔离材料为二氧化硅。
35.请继续参阅步骤s12及图2c，在所述基底202上形成沿所述第二方向(如图中x方向)延伸的位线230，所述位线230与所述源极区211电连接。
36.在该步骤中，可对所述基底202进行硅化处理，从而形成金属硅化物作为所述位线230。所述金属硅化物可为硅化钴、硅化镍、硅化铂或硅化镍铂中的至少一种。
37.本实施例提供一种形成所述位线230的方法。
38.请参阅图4a，以图2b所示的半导体结构为基础，在所述半导体柱210侧面形成隔离层400。
39.在本实施例中，在所述半导体柱210的漏极区213端面具有所述保护层310，因此，在该步骤中，所述隔离层400可仅覆盖所述半导体柱210的侧面，而不覆盖所述漏极区213端面。而在本发明其他实施例中，在所述半导体柱210的漏极区213端面不具有所述保护层310。
40.请参阅图4b，对所述基底202暴露的表面进行金属的沉积，通过高温工艺，使得金属和基底发生化学反应，生成可导电的金属硅化物。
41.在该步骤中，可采用溅射工艺在基底表面形成金属以及高温退火工艺于所述基底202的表面区域形成金属硅化物，在该半导体器件中，所述金属硅化物作为所述位线230。需要说明的时，在高温退火工艺中，由于扩散效应，在半导体柱210下方的基底202的表面也可以形成金属硅化物。具体的，形成的位线230和源极区211、沟道区212及漏极区213为一体化结构。所述金属硅化物可为硅化钴、硅化镍、硅化铂和硅化镍铂中的至少一种。由于所述半导体柱210被所述隔离层400及保护层310覆盖，因此，在所述半导体柱210内并未形成金属硅化物。在其他示例中，半导体柱210的漏极区端面未被隔离层400及保护层310覆盖，对所述基底202进行硅化处理的同时，也会对所述半导体柱210的所述漏极区213端面进行硅化处理。
42.去除所述隔离层400，形成沿所述第二方向(如图中x方向)延伸的位线230，所述位线230与所述源极区211端面电连接，如图2c所示。
43.请参阅步骤s13及图2d，在所述半导体柱210侧面依次形成第一绝缘层240、栅结构层250及第二绝缘层260，所述栅结构层250与所述沟道区232对应，至此形成包括半导体柱及栅结构层的垂直晶体管。
44.其中，所述栅结构层250包括栅介质层251及栅导电层252，所述栅介质层251设置在所述半导体柱210的沟道区212的侧面，所述栅导电层252设置在所述第一绝缘层240与第二绝缘层260之间，且覆盖所述栅介质层251侧面。所述栅导电层252沿第一方向(如图中y方向)延伸，并包围所述半导体柱210的沟道区212侧面。
45.在该步骤中形成的晶体管为全环栅场效应晶体管，其允许沟道区212中更充分的耗尽，并且由于较陡的亚阈值电流摆幅(ss)和较小的漏致势垒降低(dibl)而产生较少的短沟道效应。
46.本实施例提供一种于所述初始图案上形成垂直晶体管的方法。
47.请参阅图5a，在图2c所示的半导体结构的基础上，在所述位线230及所述隔离结构220表面形成第一绝缘层240，所述第一绝缘层240包围所述半导体柱210的源极区211侧面。
48.在该步骤中，先形成绝缘材料层，所述绝缘材料层覆盖所述位线230、所述隔离结构220、所述半导体柱210及三者之间的间隙，并对所述绝缘材料层的表面进行平坦化处理；去除所述绝缘材料层至预设深度，形成所述第一绝缘层240。其中，在本实施例中，利用刻蚀的方法去除所述绝缘材料层，直至设定高度的沟道区212全部暴露，剩余的绝缘材料层作为所述第一绝缘层240。所述第一绝缘层240的材料包括但不限于氧化物层。其中，设定高度的沟道区212是指半导体器件沟道区的设计高度。
49.请参阅图5b，在所述半导体柱210的沟道区212侧面形成栅介质层251。
50.在该步骤中，可先形成覆盖所述半导体柱210、所述第一绝缘层240的栅极介质材料，再对所述栅极介质材料进行图案化，形成覆盖所述半导体柱210侧面的栅介质层。其中，所述栅介质层210可为高k介质层，以提高垂直晶体管的性能。在本发明其他实施例中，也可直接在所述半导体柱210的侧面形成所述栅介质层251。
51.在该实施例中，所述栅介质层251不仅覆盖所述半导体柱210的沟道区212的侧面，还覆盖所述漏极区213的侧面，而在本发明其他实施例中，所述栅介质层251也可仅覆盖所述半导体柱210的沟道区212的侧面。
52.请参阅图5c及图5d，在所述第一绝缘层240表面及所述栅介质层251侧面形成栅导电层252，所述栅介质层251与所述栅导电层252共同作为所述栅结构层250。
53.具体地说，请首先参阅图5c，在该步骤中，于所述第一绝缘层240表面及所述栅介质层251侧面通过cvd、pvd、ald和/或mocvd等工艺形成设定高度的初始导电层500。所述初始导电层500的材料可为多晶硅(poly)、tin，tan，al，w，cu等。所述初始导电层500可与所述沟道区212平齐。
54.请再参阅图5d，图案化所述初始导电层500，形成若干个栅导电层252。其中，所述栅导电层252沿第一方向(如图中的y方向)延伸。
55.在该步骤中，可通过光刻与刻蚀工艺对所述初始导电层进行处理，形成所述栅导电层252。
56.进一步，所述第一图形201(请参阅图2b)的若干个所述半导体柱210使用不同的所述栅导电层252，不同的所述第一图形201的半导体柱210沿所述第一方向排布，其共用同一个所述栅导电层252。也就是说，沿所述第二方向(如图中x方向)间隔排布的半导体柱210不共用同一所述栅导电层252，沿所述第一方向(如图中y方向)间隔排布的半导体柱210共用同一所述栅导电层252。
57.在所述栅导电层252表面形成第二绝缘层260，所述第二绝缘层260包围所述半导体柱210的漏极区213侧面，如图2d所示。
58.在该步骤中，由于所述栅介质层251覆盖所述半导体柱210的漏极区213的侧面，则所述第二绝缘层260与所述半导体柱210的漏极区213对应，且覆盖所述栅介质层251的侧
面，而在本发明其他实施例中，所述栅介质层251并不覆盖所述半导体柱210的漏极区213的侧面，则所述第二绝缘层260覆盖所述半导体柱210的漏极区213的侧面。
59.进一步，在形成所述第二绝缘层260的步骤中，对所述第二绝缘层260的表面进行平坦化，并去除所述保护层310，暴露出所述半导体柱210的漏极区213端面。
60.进一步，请参阅图2e，暴露出所述半导体柱210的漏极区213端面，对所述漏极区213端面进行硅化处理，形成硅化层214。在该步骤中，在该步骤中，可对半导体柱210的漏极区213的端面进行硅化处理，从而形成金属硅化物作为硅化层214。所述金属硅化物可为硅化钴、硅化镍、硅化铂或硅化镍铂中的至少一种。所述硅化层214后续需要与柱状电容的下极板电连接。
61.请参阅图2f及步骤s14，在所述半导体柱210上形成柱状电容，所述柱状电容包括下极板270、覆盖所述下极板270的介质层280、覆盖所述介质层280的上极板290，所述下极板270底部与所述半导体柱210的漏极区电连接。
62.在该步骤中，在第三方向(如图中z方向)上形成堆叠设置的垂直晶体管及柱状电容，从而形成完整的半导体存储单元结构。
63.本实施例提供了一种形成所述柱状电容的方法。
64.请参阅图6a及图6b，以图2e所示的半导体结构为基础，于所述垂直晶体管区上依次形成第一牺牲层600、支撑层610及第二牺牲层620。
65.具体地说，请参阅图6a，以图2e所示的半导体结构为基础，于所述垂直晶体管区上采用化学气相沉积、物理气相沉积、原子层沉积等工艺沉积第一牺牲层600。所述第一牺牲层600的材料可为低k介质、bsg、bpsg、teos、sio2等。在所述第一牺牲层600上形成支撑层610。所述支撑层610的材料可为si3n4。
66.在本实施例中，所述支撑层610为网状支撑层，所述支撑层610具有节点611及网孔612，所述网孔612暴露出所述第一牺牲层600的上表面，所述节点611遮挡所述第一牺牲层600的上表面。其中，在后续形成电容孔的工艺中，电容孔贯穿所述节点611。形成所述网状的支撑层610的方法为，于所述第一牺牲层600上形成初始支撑层，所述初始支撑层覆盖所述第一牺牲层600的全部上表面；图案化所述初始支撑层，形成所述网状支撑层610。在本发明其他实施例中，所述支撑层610也可为平板支撑层，其覆盖所述第一牺牲层600的上表面。
67.请参阅图6b，于所述第一牺牲层600、支撑层610上形成第二牺牲层620。所述第二牺牲层620覆盖所述支撑层610，且通过所述网孔612与所述第一牺牲层600连接。其中，所述第二牺牲层620的材料可与所述第一牺牲层600的材料相同，例如，两者均为sio2。
68.请参阅图6c，形成贯穿所述第一牺牲层600、支撑层610及第二牺牲层620的电容孔620，所述电容孔630暴露出所述半导体柱210的漏极区213端面。在该步骤中，所述漏极区213端面具有硅化层214，因此，所述电容孔630暴露出所述硅化层214。电容孔630贯穿所述支撑层610的节点611，以使所述支撑层610能够对形成的柱状电容起到充分的支撑作用。
69.请参阅图6d，于所述电容孔630侧壁及底面形成下极板270，所述下极板270底部与所述半导体柱210的漏极区213端面电连接。在其他示例中，所述下极板270也可填充满所述电容孔630形成下电极柱。
70.在该步骤中，通过cvd、pvd、ald或mocvd等工艺在所述电容孔630内壁上形成nipt、ti、ta、w、co、ru、cu、tan、tin或多晶硅等导电层，作为柱状凹槽下极板270。在该实施例中，
所述下极板270底部与所述硅化层214接触，以实现电连接，在本发明其他实施例中，若所述半导体柱210的漏极区213不存在所述硅化层214，则所述下极板270底部与所述半导体柱210的漏极区213接触，以实现电连接。
71.请参阅图6e，去除所述第一牺牲层600及所述第二牺牲层620，至少暴露出所述下极板270的外表面。
72.在本实施例中，由于所述第二牺牲层620与所述第一牺牲层600通过网孔612接触，则在去除所述第一牺牲层600及第二牺牲层620的步骤中，可在同一工艺中同时去除所述第一牺牲层600及第二牺牲层620，在本发明其他实施例中，如所述第一牺牲层600与所述第二牺牲层620不连接，则需要分步先去除所述第二牺牲层620，再去除所述第一牺牲层600。在该步骤中，所述支撑层610的表面也被暴露。
73.请参阅图6f，在所述下极板270的表面形成介质层280。
74.在该步骤中，可采用cvd、pvd、ald或mocvd等工艺形成所述介质层280。其中，在本实施例中，所述介质层280不仅覆盖所述下极板270的内表面及外表面，还覆盖所述支撑层610的表面。
75.在所述介质层280表面形成上极板290，如图2f所示。
76.在该步骤中，于所述介质层280表面上沉积nipt、ti、ta、w、co、ru、cu、tan、tin或多晶硅等材料的导电层作为所述上极板290。在该实施例中，所述上极板290不仅覆盖所述电容孔630内壁的介质层280，还填满所述电容孔630。所述上极板290、所述介质层280及所述柱状凹槽的下极板270构成所述柱状电容。
77.进一步，在步骤s14之后，还包括如下步骤：请参阅图2g，形成钝化层291，所述钝化层291覆盖所述电容结构，具体地说，所述钝化层291覆盖所述上极板290的表面，且填充相邻柱状电容之间的缝隙，以起到保护支撑作用。所述钝化层291的材料可为氮化物，例如，氮化硅。
78.本发明一实施例还提供了一种半导体器件。请参阅图2f，所述半导体器件包括衬底200、位线230、垂直晶体管及柱状电容。
79.所述衬底200的材料可以为单晶硅(si)、单晶锗(ge)、或硅锗(gesi)、碳化硅(sic)；也可以是绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等
ⅲ‑ⅴ
族化合物。本实施例中，所述衬底200的材料为单晶硅(si)。
80.所述位线230设置在所述衬底200内，且沿第二方向(如图中x方向)延伸。
81.所述半导体器件还包括阱层202，所述阱层202设置在所述衬底200内，且位于所述位线230下方。其中，所述阱层202与所述衬底200的材料相同，但导电类型相反。
82.其中，可对所述阱层202上表面进行硅化处理形成所述位线230，例如，金属离子沉积和高温退火，从而形成金属硅化物作为所述位线230。所述金属硅化物可为硅化钴、硅化镍、硅化铂或硅化镍铂中的至少一种。
83.进一步，所述半导体器件还包括隔离结构220，所述隔离结构220设置在所述衬底200内，且至少位于相邻的所述位线230之间，以隔离相邻的所述位线。
84.所述垂直晶体管设置在所述衬底200上，所述垂直晶体管包括半导体柱210、第一绝缘层240、栅结构层250及第二绝缘层260。
85.所述半导体柱210包括沿第三方向(如图中z方向)依次设置的源极区211、沟道区
212及漏极区213，所述源极区211与所述位线230电连接。进一步，本实施例中，所述位线230与所述垂直晶体管的源极区211、沟道区212及漏极区213为一体化结构。
86.进一步，所述半导体柱210漏极区213端面具有硅化处理而形成的硅化层214。所述硅化层214与柱状电容电连接。
87.所述第一绝缘层240设置在所述衬底200上，且包围所述半导体柱210源极区211的侧面。具体地说，所述第一绝缘层240覆盖所述位线230、隔离结构220的表面，并包围所述半导体柱210源极区211的侧面，以起到电隔离的作用。
88.所述栅结构层250设置在所述第一绝缘层240上，且包围所述半导体柱210沟道区213的侧面。所述栅结构层250包括栅介质层251及栅导电层252。所述栅介质层251设置在所述半导体柱210的沟道区213的侧面；所述栅导电层252设置在所述第一绝缘层240与第二绝缘层260之间，且覆盖所述栅介质层251侧面，并包围所述半导体柱210沟道区212侧面，所述栅导电层252沿第一方向(如图中y方向)延伸。
89.在该实施例中，所述栅介质层251不仅覆盖所述半导体柱210的沟道区212的侧面，还覆盖所述漏极区213的侧面，而在本发明其他实施例中，所述栅介质层251也可仅覆盖所述半导体柱210的沟道区212的侧面。
90.进一步，沿所述第二方向(如图中x方向)间隔排布的半导体柱210不共用同一所述栅导电层252，沿所述第一方向(如图中y方向)间隔排布的半导体柱210共用同一所述栅导电层252。
91.所述第二绝缘层260设置在所述栅结构层250上，且包围所述半导体柱210漏极区213的侧面。
92.所述垂直晶体管为全环栅场效应晶体管，其允许沟道区212中更充分的耗尽，并且由于较陡的亚阈值电流摆幅(ss)和较小的漏致势垒降低(dibl)而产生较少的短沟道效应。
93.柱状电容设置在所述垂直晶体管上，所述柱状电容包括下极板270、覆盖所述下极板270表面的介质层280、覆盖所述介质层280表面的上极板290，所述下极板270底部与所述半导体柱210的漏极区213端部电连接。
94.进一步，所述垂直晶体管包括无结晶体管。
95.进一步，请参阅所述半导体器件还包括支撑层610。所述支撑层610环绕所述柱状电容的部分侧面，且与所述下极板270的部分侧面连接，用于支撑所述柱状电容。所述介质层280及所述上极板290还覆盖所述支撑层610的表面。进一步，在该实施例中，所述支撑层610包括至少一节点611(绘示于图6a)，所述柱状电容贯穿所述节点611，以使所述支撑层610能够对形成的柱状电容起到充分的支撑作用。
96.进一步，请参阅图2g，所述半导体器件还包括钝化层291。所述钝化层291覆盖所述支撑层610及所述柱状电容，且填充所述支撑层610及所述柱状电容之间的空隙。
97.以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。