一种具有电荷积累效应的超结EA-SJ-FINFET器件

一种具有电荷积累效应的超结ea
‑
sj
‑
finfet器件
技术领域
1.本发明属于半导体技术领域，涉及一种具有电荷积累效应的超结ea
‑
sj
‑
finfet器件。


背景技术：

2.功率半导体器件作为消费电子、工业控制电路、驱动电路等芯片的核心元器件，是实现节能减排的基石与关键环节。soi技术可通过在器件中引入介质层来实现功率集成电路的介质隔离。相比于体硅技术，soi技术集成度更高、寄生电容极更小和隔离性能更好。soi技术可以提高集成电路的可靠性，在未来制造高集成度、高可靠性、高速度和低功耗芯片的过程中将成为关键性技术，特别是对功率集成电路。基于绝缘体上硅技术的ldmos器件与其他的大多数新型有源器件如hemt、hbt等相比，拥有更好的cmos工艺兼容性以及方便集成的特点，且本身具有高功率、高增益、高线性度、高开关特性，以及有良好的隔离性能、优越的抗辐照能力和可靠性，故受到行业工作者的广泛关注，所以以soi ldmos为对象的研究具有十分特殊的意义。soi ldmos其主要应用于：智能功率集成电路(smart power integrated ciruit,spic)、射频集成电路(radio frequency integrated circuit,rfic)、高压集成电路(high voltage integrated circuit,hvic)。
3.soi横向功率器件的耐压能力由横向击穿电压与纵向击穿电压较小者决定。一般增大器件的横向长度和降低漂移区的掺杂浓度，可以提高器件的横向耐压能力，但同时会导致器件的导通电阻增大，从而使器件的正向导通损耗增大。然而，由于soi器件的埋氧层与顶层硅不能太厚，如果埋氧层与顶层硅的厚度太厚，会导致器件的制造工艺难度增大和器件自热现象加重，以及散热等问题，因此，soi器件的埋氧层与顶层硅不能太厚。当soi器件的埋氧层与顶层硅太薄时，会导致器件的纵向耐压能力降低，是因为埋氧层会阻止器件的耗尽区扩展到衬底，从而使衬底不会进行耐压。该器件的主要矛盾是比导通电阻r
on,sp
与击穿电压bv：r
on,sp
∝
bv
2.5
。降低比导通电阻，同时会导致器件的击穿电压减小；提高器件的击穿电压，同时会使增大器件的比导通电阻。为了更好衡量该器件的综合性能指标，使用baliga优值评价器件的优值fom(figure of merit)已经成为一种很重要的性能指标，即fom＝bv2/r
on,sp
。
4.为了解决这一矛盾关系，本发明设计了一种具有电荷积累效应的超结ea
‑
sj
‑
finfet结构，在保证获得较高的击穿电压情况下，通过使用超结技术和电荷积累效应，大幅降低器件的比导通电阻r
on,sp
来获得更大的fom。


技术实现要素：

5.有鉴于此，本发明的目的在于提供一种具有电荷积累效应的超结ea
‑
sj
‑
finfet器件，在保证获得较高的击穿电压情况下，通过使用超结技术和电荷积累效应，大幅降低器件的比导通电阻r
on,sp
，最终提高器件的baliga优值fom，从而降低器件的导通损耗。
6.为达到上述目的，本发明提供如下技术方案：
7.一种具有电荷积累效应的超结ea
‑
sj
‑
finfet器件，分为上面部分和下面部分；所述上面部分包括控制区、导电区和氧化物隔离层9；所述控制区包括源栅隔离氧化层2、控制区的p
‑
body4、控制区的p型外包层3、控制区的漏极n
‑
buffer区8和漏极p+区5；所述导电区包括源极金属al 1、源极p+区13、源极n+区14、p
‑
body15、漂移区12、漏极n
‑
buffer区7、漏极n+区6组成；所述下面部分包括埋氧层10和衬底11。
8.其中，氧化物隔离层9的内侧是一个传统横向扩散金属氧化物半导体ldmos结构，从左往右依次是源极金属al 1、源极p+区13、源极n+区14、p
‑
body15、漂移区12、漏极n
‑
buffer区7、漏极n+区6；氧化物隔离层9的外侧是一个栅极控制结构，从左往右依次是源栅隔离氧化层2、控制区的p
‑
body4、控制区的p型外包层3、控制区的漏极n
‑
buffer区8、漏极p+区5；器件的最下方是衬底11；埋氧层10位于衬底11的上方。
9.所述源极金属al 1下表面与源极p+区13和源极n+区14的上表面接触，其右表面、前表面和后表面与源栅隔离氧化层2的左凹面接触；
10.所述源栅隔离氧化层2位于源极金属al 1的外部，将源极金属al 1与控制区的p
‑
body4隔离，从而阻断控制区与导电区的电气连接；所述源栅隔离氧化层2的右表面与控制区的p
‑
body4接触，其下表面与氧化物隔离层9接触；
11.所述控制区的p
‑
body4的左凹面与源栅隔离氧化层2接触，其右表面与控制区的p型外包层3接触，其下内凹面与源极部分的氧化物隔离层9的上表面接触；
12.所述控制区的p型外包层3左表面与控制区的p
‑
body4右表面接触，其右表面与控制区的漏极n
‑
buffer区8左表面接触，其下内凹面与漂移区中的部分氧化物隔离层9外表面接触；
13.所述控制区的漏极n
‑
buffer区8左表面与控制区的p型外包层3右表面接触，其右上表面与漏极p+区5左下表面接触，其下凹面与部分氧化物隔离层9外表面接触；
14.所述漏极p+区5左表面与控制区的漏极n
‑
buffer区8右上表面接触，其右凹表面与漏极n+区6左表面接触，其下表面与控制区的漏极n
‑
buffer区8上右表面、部分氧化物隔离层9上表面接触；
15.所述源极p+区13上表面与源极金属al 1部分下表面接触，其右表面与源极n+区14的左表面接触，其下表面与p
‑
body15的上左表面接触，其前表面和后表面与部分氧化物隔离层9接触；
16.所述源极n+区14左表面与源极p+区13右表面接触，其上表面与源极金属al 1部分下表面接触，其下表面与p
‑
body15的上左表面接触，其前表面和后表面与部分氧化物隔离层9接触；
17.所述p
‑
body15的左凹面与源极p+区13下表面、源极n+区14左表面和右表面接触，其下表面与下面部分上表面接触，其右表面与漂移区12左表面接触，其上表面、前表面和后表面与氧化物隔离层9部分内下凹面接触；
18.所述漂移区12的下表面与下面部分上表面接触，其左表面与p
‑
body15右表面接触，其右表面与漏极n
‑
buffer区7左表面接触，其前表面、后表面、上表面与氧化物隔离层9部分内下凹面接触；
19.所述漏极n
‑
buffer区7左表面与漂移区12右表面接触，其下表面与下面部分上表面接触接触，其上表面、前表面和后表面与氧化物隔离层9部分内下凹面接触，同时其上表
面还与极n+区6下表面接触；
20.所述漏极n+区6的左表面、前表面和后表面与氧化物隔离层9和漏极p+区5的右凹面接触，其下表面与漏极n
‑
buffer区7上右表面接触；
21.所述氧化物隔离层9的前、后下表面与下面部分接触。
22.优选的，所述下面部分包括衬底11。
23.优选的，所述下面部分包括埋氧层10和衬底11。
24.优选的，所述的ea
‑
sj
‑
finfet器件，可以将控制区的p型外包层3改为n型外包层。
25.优选的，所述的ea
‑
sj
‑
finfet器件，可以将n型ea
‑
sj
‑
finfet器件改为p型ea
‑
sj
‑
finfet器件。
26.优选的，该器件还包括替换所述控制区的p型外包层3的前后两个控制区的p型外包层，以及位于中间的n型覆盖层16。
27.优选的，该器件还包括替换所述控制区的p型外包层3的一半控制区的p型外包层和一半控制区的n型覆盖层16。
28.优选的，所述的ea
‑
sj
‑
finfet器件，可以在漂移区12中引入p型柱。
29.优选的，对漂移区12进行线性掺杂。
30.优选的，所述的ea
‑
sj
‑
finfet器件结构适用于横向二极管或ligbt。
31.优选的，氧化物隔离层9的厚度可调。
32.优选的，控制区的漏极n
‑
buffer区8、漏极n
‑
buffer区7或控制区的p型外包区3的掺杂浓度可以根据需要改变。
33.本发明的有益效果在于：本发明在传统的finfet器件的基础上，在一漂移区外侧引入二氧化硅隔离层，并在二氧化硅隔离层外侧增加一层p型外包层，二氧化硅隔离层将finfet的导电区与栅极控制区分隔开。器件主要由栅极控制区与导电区有部分组成，其分别位于器件的外侧和内侧，控制区将导电区完全包裹在内部。在正向导通时，控制区的p
‑
body上加正电压，此时，控制区的p型外包层与控制区的漏极n
‑
buffer区形成反偏的pn结，使器件整个控制区的p型外包层上的电压下降很小，从而使器件在漂移区中产生一层电荷积累层，进一步提高漂移区中的导电多数载流子浓度，最终获得了极小的比导通电阻r
on,sp
。与此同时，控制区的p型外包层可以提高漂移区的掺杂浓度，从而提高漂移区的导电载流子浓度，进一步降低器件的比导通电阻r
on,sp
。在关断时，控制区的p型外包层可以使漂移区产生电荷补偿作用，从而优化漂移区中的电场分布，最终器件获得较高的击穿电压bv。因此，本发明解决了传统mosfet的比导通电阻和击穿电压之间存在的硅极限关系，并打破了硅极限，极大地提高了器件的baliga优值fom，从而降低了器件的导通损耗。
34.本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
35.为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详细描述，其中：
36.图1为实施例1的ea
‑
sj
‑
finfet器件的整体结构示意图；
37.图2为图1各个切面的平面示意图，其中，图2(a)为图1沿x方向的yz截面示意图；图2(b)为图1沿y方向的xz截面示意图；图2(c)为图1沿z方向的xy截面示意图；图2(d)为图1的等效电路图。
38.图3为实施例2的ea
‑
sj
‑
finfet器件的结构示意图；
39.图4为实施例3的ea
‑
sj
‑
finfet器件的结构示意图；其中，图4(a)为实施例3的ea
‑
sj
‑
finfet器件的整体示意图；图4(b)为图4(a)沿y方向的xz截面示意图；
40.图5为实施例4的ea
‑
sj
‑
finfet器件的结构示意图；
41.图6为实施例1的ea
‑
sj
‑
finfet器件控制结构的电压沿着y轴的分布图；
42.图7为实施例1在v
gs
＝10v、v
ds
＝1v时，漂移区掺杂浓度为5.0
×
10
15
cm
‑3的con
‑
finfet和漂移区掺杂浓度为1.2
×
10
16
cm
‑3的ea
‑
sj
‑
finfet的漂移区沿着y轴方向的电子电流密度分布情况；
43.图8为实施例1在v
gs
＝10v、v
ds
＝1v和y＝6.0μm时，漂移区掺杂浓度为5.0
×
10
15
cm
‑3的con
‑
finfet(左)和漂移区掺杂浓度为1.2
×
10
16
cm
‑3的ea
‑
sj
‑
finfet(右)的漂移区截面处电子电流密度分布情况；
44.图9为实施例1当v
g
＝10v、v
d
＝1v时，在漂移区掺杂浓度为5.0
×
10
15
cm
‑3的con
‑
finfet和漂移区掺杂浓度为1.2
×
10
16
cm
‑3的ea
‑
sj
‑
finfet情况下，两种器件的转移特性曲线和跨导比较图。
45.图10为实施例1的ea
‑
sj
‑
finfet器件在漂移区掺杂浓度为1.2
×
10
16
cm
‑3和传统con
‑
finfet器件漂移区掺杂浓度为5.0
×
10
15
cm
‑3，以及栅极电压分别别为6v、8v、10v情况下，漏极电压与漏极电流的关系对比图；
46.图11为实施例1的ea
‑
sj
‑
finfet器件和传统con
‑
finfet器件的漂移区掺杂浓度在4
×
10
15
cm
‑3到1.2
×
10
16
cm
‑3之间的击穿电压对比图；
47.图12为实施例1的ea
‑
sj
‑
finfet器件和传统con
‑
finfet器件的漂移区掺杂浓度在4
×
10
15
cm
‑3到1.4
×
10
16
cm
‑3之间的比导通电阻对比图；
48.图13为实施例1的ea
‑
sj
‑
finfet器件和传统con
‑
finfet器件的漂移区掺杂浓度在4
×
10
15
cm
‑3到1.4
×
10
16
cm
‑3之间的baliga优值fom对比图；
49.图14为实施例1的ea
‑
sj
‑
finfet器件的硅极限对比图；
50.图15为实施例1的ea
‑
sj
‑
finfet器件的主要工艺流程示意图；
51.附图标记：1
‑
源极金属al，2
‑
源栅隔离氧化层，3
‑
控制区的p型外包层，4
‑
控制区的p
‑
body，5
‑
漏极p+区，6
‑
漏极n+区，7
‑
漏极n
‑
buffer区，8
‑
控制区的漏极n
‑
buffer区，9
‑
氧化物隔离层，10
‑
埋氧层，11
‑
衬底，12
‑
漂移区，13
‑
源极p+区，14
‑
源极n+区，15
‑
p
‑
body，16
‑
n型覆盖层。
具体实施方式
52.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示
意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
53.其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本发明的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
54.本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本发明的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
55.实施例1：
56.如图1～图2所示，本实施例设计了一种具有电荷积累效应的超结ea
‑
sj
‑
finfet器件，包括源极金属al 1、源栅隔离氧化层2、控制区的p型外包层3、控制区的p
‑
body 4、漏极p+区5、漏极n+区6、漏极n
‑
buffer区7、控制区的漏极n
‑
buffer区8、氧化物隔离层9、埋氧层10、衬底11、漂移区12、源极p+区13、源极n+区14和p
‑
body 15。
57.ea
‑
sj
‑
finfet器件主要由上面部分、中间部分和底部组成。
58.1)上面部分主要由控制区和导电区组成，具体包括：
59.(1)控制区主要由源栅隔离氧化层2、控制区的p
‑
body4、控制区的p型外包层3、控制区的漏极n
‑
buffer区8、漏极p+区5组成。源极金属al 1下表面与源极p+13、源极n+区14上表面接触，其外侧与源栅隔离氧化层2接触，其沿x方向长度为0.4μm，沿y方向的长度为0.9μm，沿z方向的长度为0.2μm。源栅隔离氧化层2位于源极金属al 1的外部，将源极金属al 1与控制区的p
‑
body4隔离，从而阻断控制区与导电区的电气连接。源栅隔离氧化层2的左表面与源极金属al 1接触，右表面与控制区的p
‑
body4接触，下表面与氧化物隔离层9接触，其厚度0.1μm，沿x方向的长度为0.6μm，沿y方向的长度为0.1μm，沿z方向长度为2.0μm。控制区的p
‑
body4的左凹面与源栅隔离氧化层2接触，右表面与控制区的p型外包层3接触，同时，控制区的p
‑
body4的下内凹面与源极部分的氧化物隔离层9的外表面接触，其掺杂浓度为1.0
×
10
17
cm3，沿x方向长度为1.0μm，沿y方向的长度为2.0μm，沿z方向的长度为2.0μm，厚度为0.25μm。控制区的p型外包层3左表面与控制区的p
‑
body4右表面接触，右表面与控制区的漏极n
‑
buffer区8左表面接触，下内凹面与漂移区中的部分氧化物隔离层9外表面接触，其掺杂浓度为1.0
×
10
14
cm3，沿x方向的长度为1.0μm，沿y方向的长度为7.3μm，沿z方向的长度为2.0μm，厚度为0.25μm。控制区的漏极n
‑
buffer区8左表面与控制区的p型外包层3右表面接触，右上表面与漏极p+区5左表面接触，上右表面与漏极p+区5接触，下凹面与部分氧化物隔离层9外表面接触，其掺杂浓度为1.0
×
10
17
cm3，沿x方向长度为1.0μm，沿y方向的长度为0.7μm，沿z方向的长度为2.0μm，厚度为0.25μm。漏极p+区5左表面与控制区的漏极n
‑
buffer区8右上表面接触，右凹表面与漏极n+区6左表面接触，下表面与控制区的漏极n
‑
buffer区8上右表面、部分氧化物隔离层9上表面接触，其掺杂浓度为5
×
10
18
cm3，沿x方向的长度为0.25μm，沿y方向的长度为0.2μm，沿z方向的长度为0.25μm。
60.(2)导电区主要由源极金属al 1、源极p+区13、源极n+区14、p
‑
body15、漂移区12、漏极n
‑
buffer区7、漏极n+区6组成。源极金属al 1右表面、前表面、后表面与源栅隔离氧化层2的左凹面接触，下表面与源极p+区13、源极n+区14上表面接触，其沿x方向的长度为0.4μm，沿y方向的长度为1.0μm，沿z方向的长度为0.3μm。源极p+区13上表面与源极金属al 1部分下表面接触，右表面与源极n+区14的左表面接触，下表面与p
‑
body15的上左表面接触，前表面和后表面与部分氧化物隔离层9接触，其掺杂浓度为5
×
10
18
cm3，沿x方向长度为0.4μm，沿y方向的长度为0.5μm，沿z方向的长度为1.0μm。源极n+区14左表面与源极p+区13右表面接触，上表面与源极金属al1部分下表面接触，下表面与p
‑
body15的上左表面接触，前表面和后表面与部分氧化物隔离层9接触，其掺杂浓度为5.0
×
10
18
cm3，沿x方向长度为0.4μm，沿y方向的长度为0.5μm，沿z方向的长度为1.0μm。p
‑
body15的左凹面与源极p+区13下表面、源极n+区14左表面和右表面接触，下表面与埋氧层10部分上表面接触，右表面与漂移区12左表面接触，上表面、前表面和后表面与氧化物隔离层9部分内下凹面接触，其掺杂浓度为1.0
×
10
17
cm3，沿x方向长度为0.4μm，沿y方向的长度为1.5μm，沿z方向的长度为1.7μm。漂移区12的下表面与埋氧层10部分上表面接触，左表面与p
‑
body15右表面接触，右表面与漏极n
‑
buffer区7左表面接触，前表面、后表面、上表面与氧化物隔离层9部分内下凹面接触，其掺杂浓度为1.4
×
10
16
cm3，沿x方向长度为0.4μm，沿y方向的长度为7.8μm，沿z方向的长度为1.7μm。漏极n
‑
buffer区7左表面与漂移区12右表面接触，下表面与埋氧层10部分上表面接触接触，上表面、前表面和后表面与氧化物隔离层9部分内下凹面接触，同时上表面还与极n+区6下表面接触，其掺杂浓度为1.0
×
10
17
cm3，沿x方向长度为0.4μm，沿y方向的长度为0.7μm，沿z方向的长度为1.7μm。漏极n+区6的左表面、前表面和后表面与氧化物隔离层9和漏极p+区5的右凹面接触，下表面与漏极n
‑
buffer区7上右表面接触，其掺杂浓度为5.0
×
10
18
cm3，沿x方向的长度为0.4μm，沿y方向的长度为0.1μm，沿z方向的长度为0.3μm。
61.2)中间部分主要由埋氧层10构成。埋氧层10分别位于器件的上面部分下表面和底部衬底11的上表面，沿x方向的长度为1.0μm，沿y方向的长度为10.0μm，沿z方向的长度为2.0μm。
62.3)底部主要由衬底11构成。衬底11位于器件的中间部分埋氧层10的下表面，其掺杂浓度为8
×
10
14
cm
‑3，沿x方向的长度为1.0μm，沿y方向的长度为10.0μm，沿z方向的长度为2.0μm。
63.其中氧化物隔离层9的下凹面与漏极n
‑
buffer区7的前后表面、漂移区12的上表面和前后表面、源极p+区13的前后表面、源极n+区的前后表面14和p
‑
body15的前后表面接触，其前、后下表面与埋氧层10接触，上表面与源栅隔离氧化层2、控制区的p型外包层3、控制区的p
‑
body4、控制区的漏极n
‑
buffer区8和漏极p+区5接触，前、后表面与p型外包层3、控制区的p
‑
body4和控制区的漏极n
‑
buffer8接触，右凹面与漏极n+区6接触，左凹面与源极金属al 1接触。其沿x方向的长度为0.5μm，沿y方向的长度为10.0μm，沿z方向的长度为1.75μm，厚度为0.05μm。
64.图2(d)为本实施例ea
‑
sj
‑
finfet器件结构的等效电路图。从图2(d)中可以看出，本实施例ea
‑
sj
‑
finfet器件主要由控制区和ldmos导电区组成，其分别位于器件的表面和体内。器件的控制区主要由控制区的p
‑
body4、控制区的p型外包层3、控制区的漏极n
‑
buffer区8、漏极p+区5组成，控制区的d1二极管由控制区的p型外包层3和控制区的漏极n
‑
buffer区8的pn结构成，d2二极管由漏极p+区5和控制区的漏极n
‑
buffer区8的pn结构成，从而形成两个背靠背的二极管。导电区主要是一个传统的ldmos器件，主要有源极、栅极、漂移区、漏极组成，由于使用了电荷积累效应技术，漂移区主要由低阻多数载流子积累层和高阻中性漂移区组成。
65.实施例2：
66.如图3所示，本实施例设计了一种具有电荷积累效应的超结ea
‑
sj
‑
finfet器件，包括源极金属al 1、源栅隔离氧化层2、控制区的n型外包层3、控制区的p
‑
body4、漏极p+区5、漏极n+区6、漏极n
‑
buffer区7、控制区的漏极n
‑
buffer区8、氧化物隔离层9、埋氧层10、衬底11、漂移区12、源极p+区13、源极n+区14、p
‑
body15。
67.在实施例1的结构基础之上，将原有的控制区的p型外包层3改为控制区的n型外包层，其掺杂浓度为5.0
×
10
15
cm3，沿x方向的长度为1.0μm，沿y方向的长度为7.3μm，沿z方向的长度为2.0μm，厚度为0.25μm。同时，将漂移区12的掺杂浓度改为5.0
×
10
15
cm3。
68.实施例3：
69.参见图4，本实施例设计了一种具有电荷积累效应的超结ea
‑
sj
‑
finfet器件，如图4(a)所示，该器件包括源极金属al 1、源栅隔离氧化层2、控制区的p型外包层3、控制区的p
‑
body4、漏极p+区5、漏极n+区6、漏极n
‑
buffer区7、控制区的漏极n
‑
buffer区8、氧化物隔离层9、埋氧层10、衬底11、漂移区12、源极p+区13、源极n+区14、p
‑
body15和n型覆盖层16。
70.如图4(b)所示，在实施例1的结构基础之上，将原有的控制区的p型外包层3改为前后和中间两个控制区，前后控制区为p型外包层3，中间控制区为n型覆盖层16，其中n型覆盖层16的掺杂浓度为1.4
×
10
16
cm3，沿x方向的长度为1.0μm，沿y方向的长度为7.3μm，沿z方向的长度为0.25μm。
71.实施例4：
72.如图5所示，本实施例设计了一种具有电荷积累效应的超结ea
‑
sj
‑
finfet器件，包括源极金属al 1、源栅隔离氧化层2、控制区的p型外包层3、控制区的p
‑
body4、漏极p+区5、漏极n+区6、漏极n
‑
buffer区7、控制区的漏极n
‑
buffer区8、氧化物隔离层9、埋氧层10、衬底11、漂移区12、源极p+区13、源极n+区14、p
‑
body15和n型覆盖层16。
73.在实施例1的结构基础之上，将原有的控制区的p型外包层3改为一半控制区的p型外包层3和一半控制区的n型覆盖层16，p型外包层3位于左侧，n型外包层16位于右侧，其中n型覆盖层16的掺杂浓度为1.4
×
10
16
cm3，沿x方向的长度为1.0μm，沿y方向的长度为3.65μm，沿z方向的长度为0.25μm。
74.图6为实施例1的ea
‑
sj
‑
finfet器件控制区的电压沿着y轴的分布图。从图中6中可以看到控制区的p
‑
body和控制区的p型外包层的电势基本相等，特别是控制取得控制区的p型外包层的电势等于10v，这使得器件开启时能够在器件的漂移区中积累大量电子，从而提高导电载流子浓度，最终降低器件比导通电阻。
75.图7是实施例1的ea
‑
sj
‑
finfet器件在栅极电压v
g
＝10v、漏极电流v
d
＝1v时，漂移区掺杂浓度为5.0
×
10
15
cm
‑3的传统con
‑
finfet的漂移区电子密度分布情况和漂移区掺杂浓度为1.2
×
10
16
cm
‑3的ea
‑
sj
‑
finfet靠近氧化物隔离层内侧的漂移区的电子密度分布情况。从图7中可以看出ea
‑
sj
‑
finfet靠近化物隔离层内侧的漂移区电子密度为1.1
×
10
18
cm
‑3，con
‑
finfet的漂移区电子密度为5.0
×
10
15
cm
‑3，因此，ea
‑
sj
‑
finfet的漂移区电子浓度
远大于con
‑
ldmos的漂移区电子密度。
76.图8为实施例1的ea
‑
sj
‑
finfet器件在v
gs
＝10v、v
ds
＝1v和y＝5μm时，漂移区掺杂浓度为3.5
×
10
15
cm
‑3的con
‑
finfet(左)和漂移区掺杂浓度为4
×
10
15
cm
‑3的ea
‑
sj
‑
finfet(右)靠近栅氧化层外侧的漂移区截面处电子电流密度分布情况。图8中con
‑
finfet(左)的漂移区电子电流密度为7.6
×
104a/cm2，而ea
‑
sj
‑
finfet(右)靠近控制区与导电区的氧化物隔离层外侧的漂移区电子电流密度为5.6
×
104a/cm2。另外，ea
‑
sj
‑
finfet靠近控制区与导电区的氧化物隔离层外侧的漂移区为图8中ea
‑
sj
‑
finfet的箭头所指位置。
77.图9是实施例1的ea
‑
sj
‑
finfet器件在v
g
＝10v、v
d
＝1v时，在漂移区掺杂浓度为5.0
×
10
15
cm
‑3的con
‑
finfet和漂移区掺杂浓度为1.2
×
10
16
cm
‑3的ea
‑
sj
‑
finfet情况下，两种器件的转移特性曲线和跨导曲线对比图。从图9中可以得出，新结构ea
‑
sj
‑
finfet器件的开启电压为2.0v，而传统ea
‑
sj
‑
finfet器件的开启电压为3.0v，因此，ea
‑
sj
‑
finfet器件的开启电压比con
‑
finfet器件的开启电压降低了33.33％，同时，ea
‑
sj
‑
finfet器件的漏极电流i
d
远大于con
‑
finfet的漏极电流。此外，从图12中还可以得出，新结构ea
‑
sj
‑
finfet器件的跨导最大值g
m
为500μs/μm远大于传统con
‑
finfet的跨导最大值g
m
，是因为控制区使器件的栅极作用面积增大，从而增强了栅极电压对漏极电流的控制能力，最终提高了器件的跨导。
78.图10是实施例1的ea
‑
sj
‑
finfet器件在室温下t＝300k，栅极电压分别为6v、8v、10v，栅氧化层为0.05μm，以及ea
‑
sj
‑
finfet器件在漂移区掺杂浓度为1.2
×
10
16
cm
‑3和传统con
‑
finfet器件漂移区掺杂浓度为5.0
×
10
15
cm
‑3时，两种器件的输出特性比较图。从图10中可知，两种器件的漏极电流i
d
随着栅极电压增大而增大。此外，从图10中还可以看出，新结构ea
‑
sj
‑
finfet器件的漏极电流i
d
远大于传统con
‑
finfet器件的漏极电流，同时，ea
‑
sj
‑
finfet器件的漏极电流最大值是传统con
‑
finfet器件的8倍。
79.图11是实施例1的ea
‑
sj
‑
finfet器件在室温下t＝300k时，漂移区浓度从5.0
×
10
15
cm
‑3到1.2
×
10
16
cm
‑3时，传统con
‑
finfet和新结构ea
‑
sj
‑
finfet器件在雪崩击穿状态下的耐压比较图。由sentaurus仿真得到的数据结果再通过origin工具绘制的对比图如图11所示，从图中可以看出：随着漂移区浓度的增加con
‑
finfet的击穿电压逐渐降低，而con
‑
finfet的击穿电压逐渐增大，其中con
‑
finfet在4.0
×
10
15
cm
‑3处达到最大值168v，ea
‑
sj
‑
finfet在1.4
×
10
16
cm
‑3处达到最大值181v。
80.图12为实施例1的ea
‑
sj
‑
finfet器件和传统con
‑
finfet器件的漂移区掺杂浓度在4.0
×
10
15
cm
‑3到1.4
×
10
16
cm
‑3之间的比导通电阻对比图。从图12中可以看出，随着漂移区浓度的升高con
‑
finfet的比导通电阻逐渐减小，当漂移区掺杂浓度为1.4
×
10
16
cm
‑3时，con
‑
finfet的比导通电阻为2.23mω
·
cm2；另外随着漂移区浓度得升高，ea
‑
sj
‑
finfet的比导通电阻逐渐增大，但是漂移区浓度对ea
‑
sj
‑
finfet的比导通电阻影响不大，这是因为正向导通时控制区的p型外包层对导电区中的漂移区有电子积累的作用，使得导电区中靠近氧化物隔离层处的电子浓度很大，相当于进行了一个高浓度重掺杂，这极大地减小了器件的比导通电阻，使得ea
‑
sj
‑
finfet在这个浓度范围内比导通电阻随漂移区浓度的变化比较小。
81.图13为实施例1的ea
‑
sj
‑
finfet器件和传统con
‑
finfet器件的漂移区掺杂浓度在4.0
×
10
15
cm
‑3到1.2
×
10
16
cm
‑3之间的baliga优值fom对比图。从图13中可以看出con
‑
finfet器件的fom随着漂移区掺杂浓度增大逐渐减小，当4.0
×
10
15
cm
‑3处获得最大值3.5mw/cm2；而
ea
‑
sj
‑
finfet器件的fom随着漂移区掺杂浓度增大而增大，在1.2
×
10
16
cm
‑3处获得最大值70.0mw/cm2，从图中可知ea
‑
sj
‑
finfet的fom远高于con
‑
finfet。因此，ea
‑
sj
‑
finfet器件解决了传统mosfet器件的比导通电阻和击穿电压之间存在的硅极限关系，并打破了硅极限，极大地提高了器件的baliga优值fom，详见表1。
82.表1 不同漂移区掺杂浓度下，两种器件的击穿电压、比导通电阻和fom优值
[0083][0084]
图14为实施例1的ea
‑
sj
‑
finfet器件的硅极限对比图。从图中14中可以看出，新结构ea
‑
sj
‑
finfet器件成功打破了resurf硅极限，是因为ea
‑
sj
‑
finfet器件很好地解决了传统ldmos器件存在的硅极限矛盾关系。在相同的耐压情况下，新结构ea
‑
sj
‑
finfet器件具有更小的比导通电阻，这表明ea
‑
sj
‑
finfet器件具有更好的击穿电压与比导通之间的折中关系。
[0085]
实施例1的ea
‑
sj
‑
finfet器件制作工艺流程如图15所示，其制作工艺流程为：在soi硅片上先采用离子注入、扩散、刻蚀、氧化、淀积等工艺完成新型ea
‑
sj
‑
finfet的p
‑
body、漏极n
‑
buffer区、源极p+区和源极n+区，以及形成氧化物隔离层；然后使用智能剥离技术，在其间的上表面形成控制区，再对控制区进行离子注入与扩散，形成控制区的p
‑
body、漏极p+区、控制区的漏极n
‑
buffer区和控制区的p型外包层；最后，在刻蚀氧化形成源栅隔离氧化层，再淀积金属al形成源极金属al。
[0086]
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。