一种3D堆叠且背部导出的扇出型封装结构及其制造方法与流程

本发明涉及半导体晶圆封装技术，更具体地，涉及一种3d堆叠且背部导出的扇出型封装结构及其制造方法。

背景技术：

随着半导体技术的发展，半导体装置日益复杂，半导体装置的体积也变得越来越小。除此之外，半导体装置还被要求具有更多的功能和更快的处理速度。为了支持增加的功能，包括这些组件的半导体封装体具有大量的接触垫用于对外进行电性连接，例如用于输入或者输出，这些接触垫将极大地增加了半导体封装体的表面积，甚至占据半导体封装体表面积的一半之多。

传统的晶圆级封装技术采用的是扇入技术（fan-in），这就要求芯片面积和封装面积需要保持1:1的比例，虽然缩小了封装的面积，但是却反过来增加了芯片的面积，进而增加了芯片的制造成本。因此，随着晶圆级封装技术的日益成熟，人们开始致力于利用小芯片完成适合配装的芯片结构。随着线路线宽尺寸不断减小，信号处理能力的增强，芯片尺寸不断减小，芯片输入输出的管脚数量也越来越多，即芯片的i/o数量增加，单个芯片的大量i/o数量导致单个芯片电极尺寸也不断减小。但是基板的电极尺寸受到加工的限制无法做到同样的尺寸，芯片表面的金属电极的大小和间距都很小，因此无法进行后续封装所必须的植球等操作。因此，在芯片和基板进行键合之前，将晶圆进行重构，将芯片埋入一个重构的晶圆中，增大芯片间的距离，在重构晶圆的更大表面上，通过再布线将芯片表面的小电极进行扇出形成能够符合基板制造要求的电极排布结构，再在重构晶圆上进行凸点加工和切割，形成能够进行封装加工的扇出结构单元，这就是所谓的fan-out技术，即芯片扇出技术。

简而言之，扇出技术就是将小芯片上的引脚通过扇出结构放大。这种扇出结构将会使得芯片的尺寸大大缩小，从而节省了整个产品的成本。与此同时，利用扇出结构的工艺特点，将一些无源器件、有源芯片、特种芯片等以多芯片封装的形式，形成一个大的球栅阵列（bga）、栅格阵列封装（lga）等封装结构。综上所述，扇出封装是一种嵌入式封装，其i/o数量也较多，集成灵活性较好，是目前主要的先进封装方式。但是目前的扇出型封装结构多为单面封装，随着对i/o数量需求的增加，势必会面临现有的扇出型封装结构无法满足高密度芯片的系统集成需求的情况。

随着半导体封装的发展，芯片的平面封装发展方式受限，2.5d乃至3d堆叠也在芯片封装中广泛使用。随着系统集成（sip）封装、堆叠封装（pip、pop）等被广泛使用，越来越多的3d封装结构被创造和设计出来。2.5d封装结构与2d封装结构的区别在于，2.5d是在基板和芯片之间设置中间层，在该中间层上由硅通孔（tsv）连接其上表面的金属层和下表面的金属层。使用这种2.5d封装结构的优势在于，可以使容量和性能得到大幅的提升，并且良率也会大大提升，因此与制造单个大晶片相比较，制作多个小的晶片更加容易。而3d封装结构是在每个晶片的顶部再安装晶片，从而形成立体晶片，上晶片和下晶片通过硅通孔来实现连接。然而，在现有技术中，对于2.5d/3d晶圆级封装，通过大量应用硅通孔工艺，形成不同层芯片之间的电气连接。这种2.5d/3d晶圆级封装的集成度有限，硅通孔工艺难以进行晶圆级测试，芯片的良率难以得到保证，最终的封装成品率低，进而增加了封装的成本。除此之外，封装体层堆叠的情况下，由于中间层多，会难以减小堆叠封装的体积，且这类封装由于装配精度问题，也会增加封装的体积。

因此，亟需一种封装结构，既能实现3d堆叠封装，又能增加单位面积的i/o数量，并且能有效减小封装体的尺寸。

技术实现要素：

为了解决上述技术问题，本发明提供一种3d堆叠且背部导出的扇出型封装结构及其制造方法，其既能实现3d堆叠封装，又能增加单位面积的i/o数量，并且能有效地减小封装体的尺寸。

本发明提供一种3d堆叠且背部导出的扇出型封装结构，其特征在于：所述扇出型封装结构包括载板、芯片、塑封层、第一重布线层、第一介质层、第二重布线层和第二介质层，其中：所述载板表面刻蚀有至少一个凹坑，所述载板表面上沉积有一层沉积金属，所述沉积金属上镀有金属凸块，所述金属凸块位于非凹坑区域；所述芯片倒装于凹坑内；所述塑封层包覆所述芯片和所述载板的上表面的金属凸块；所述第一重布线层形成于所述塑封层的正面并连接所述芯片，用于实现所述芯片与外界的连接；所述第一介质层覆盖所述第一重布线层的表面以及所述第一重布线层中金属导线之间的间隙；所述第二重布线层形成于所述载板的背面并连接所述芯片，用于实现所述芯片与外界的连接；所述第二介质层覆盖所述第二重布线层的表面以及所述第二重布线层中金属导线之间的间隙。

本发明提供的一种3d堆叠且背部导出的扇出型封装结构，具有以下优点：（1）该扇出型封装结构实现双面扇出，其扇出型结构与设计放宽了对封装的精度要求，也就是在i/o数不变的前提下，双面扇出型结构的单位面积所设置的i/o数为单面扇出型结构的一半，能有效降低封装成本并拓宽该结构的应用范围，并且因为其实现双面扇出，能满足芯片发展中日益增加的i/o需求，也就是在相同面积的前提下，双面扇出型结构可设置的i/o数为单面扇出型结构的二倍；（2）本发明中的扇出型封装结构，其主要依靠对于基板的设计实现芯片正反面的互连，而非基于tsv通孔，该结构能有效降低工艺难度，使用通用设备即可实现加工生产；另外，通过对基板上的凹坑内可以放置至少一颗芯片，可以增加更多的功能，并且拓宽该结构的应用场景。（3）本发明中的扇出型封装结构可以缩短连接距离，在产品性能，特别是电性能和信号传输方面具有很大的优势，其损耗更小，效率更高，而且响应时间更短。

优选地，所述扇出型封装结构还包括：第一导电层、第一连接芯片、第二导电层和第二连接芯片，所述第一重布线层的最外层与所述第一导电层相连，所述第一导电层的另一面与所述第一连接芯片相连；所述第二重布线层的最外层与所述第二导电层相连，所述第二导电层的另一面与所述第二连接芯片相连。通过所述第一导电层和所述第二导电层，可以实现芯片的3d堆叠。

优选地，所述第一导电层和所述第二导电层包括焊球和导电垫，所述焊球的间隙部分填充绝缘材料。

优选地，所述载板上的所述沉积金属以及所述镀金属凸块，用于将沉积金属对应位置的部分或者全部i/o连接引到边缘的金属凸块上。

优选地，所述芯片为单颗或者平面排列的多颗相同或者不同类型的芯片。

优选地，所述芯片包括芯片本体、绝缘层、芯片凸点和背部金属。

优选地，所述芯片至少为以下类型芯片其中之一：场效应管芯片、逻辑芯片、存储芯片、soc芯片或者传感器芯片。

优选地，所述塑封层至少为以下材料其中之一：氧化硅、碳化硅、环氧树脂、酚醛树脂、聚酰亚胺。

优选地，所述第一重布线层和所述第二重布线层至少为以下材料其中之一：铜、铝、金、钼、钯、银；所述第一介质层和所述第二介质层至少为以下材料其中之一：氧化硅、碳化硅、环氧树脂、酚醛树脂、聚酰亚胺。

本发明的另一方面，还提供一种制造3d堆叠且背部导出的扇出型封装结构的制造方法，其特征在于，包含以下步骤：对载板进行加工，在载板表面刻蚀出至少一个凹坑，在所述载板的表面上沉积一层沉积金属，并在所述沉积金属上镀上金属凸块，所述金属凸块位于非凹坑区域；将所述芯片倒装于所述载板上的凹坑处；形成塑封层，所述塑封层覆盖所述载板上的金属凸块和所述芯片；形成第一重布线层和第一介质层，所述第一重布线层形成于所述塑封层的正面并连接所述芯片，用于实现所述芯片与外界的连接，所述第一介质层覆盖所述第一重布线层的表面以及所述第一重布线层中金属导线之间的间隙；在所述第一介质层的表面覆盖临时键合膜和临时基板；对所述载板的背面进行磨片和腐蚀，降低所述载板的厚度；形成第二重布线层和第二介质层，所述第二重布线层形成于所述载板的背面并连接所述芯片，用于实现所述芯片与外界的连接，所述第二介质层覆盖所述第二重布线层的表面以及所述第二重布线层中金属导线之间的间隙；以及去除所述临时基板和所述临时键合膜。其中，载板可以是无功能的晶圆。

采用本发明提供的3d堆叠且背部导出的扇出型封装结构制造方法，具有如下优势：（1）该封装结构所涉及的流程中，大部分工艺流程均可以适用晶圆级的先进封装，加工精度更高，尺寸可以更薄，且封装的厚度可以更薄；（2）本发明中的扇出型封装结构可以缩短连接距离，在产品性能，特别是电性能和信号传输方面具有很大的优势，其损耗更小，效率更高，而且响应时间更短。（3）本发明中的结构可实现特定i/o同时被正面和背面芯片所连接，可实现上下芯片的同步响应。

附图说明

图1示出根据本发明的实施例的3d堆叠且背部导出的扇出型封装的结构示意图。

图2a-图2l描述根据本发明的制造3d堆叠且背部导出的扇出型封装结构的方法的各个阶段。

具体实施方式

以下配合图式及本发明的较佳实施例，进一步阐述本发明为达成预定发明目的所采取的技术手段。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

需要说明的是，本发明的实施例以特定的顺序对工艺步骤进行描述，这只是为了阐述该具体实施例，而不是限定各步骤的先后顺序。在本发明的不同实施例中，可以根据工艺的调节来调整各步骤的先后顺序。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1示出根据本发明的实施例的3d堆叠且背部导出的扇出型封装结构的剖面示意图。如图1中所示，本发明中的3d堆叠且背部导出的扇出型封装结构包括载板100、芯片110、塑封层120、第一介质层130、第二介质层131、第一重布线层140、第二重布线层141、第一导电层150、第二导线层151以及第一连接芯片160和第二连接芯片161。其中，芯片110是双面可通电或走信号的，也就是双面扇出型结构的芯片，因此芯片110背面的结构参与了芯片110本身的电性运行，并且芯片110的正面和背面都需要封装结构（正反面都可以再贴装，或者封装体的任意一面都可以作为贴装界面）。在一实施例中，本发明的3d堆叠且背部导出的扇出型封装结构可应用于晶圆片级芯片规模封装技术（wlcsp）。

如图2a中所示，载板100可选用一无功能的硅片101，在载板100上按照一定的矩阵排列，在指定的尺寸区间，在其表面刻蚀出至少一个凹坑，刻蚀出的至少一个凹坑用于将芯片110倒装于其中。载板100的主要目的是一个支撑和定位作用，可根据不同的芯片尺寸来设计不同的凹坑大小与距离，该设计在前期可有助于芯片110的倒装定位与芯片110的支撑，防止芯片110在后续的加工过程中发生位移，影响装片精度与后续的对位作业。在载板100表面上沉积一层沉积金属102，然后再在沉积金属102上镀上金属凸块（或者金属凸点）103，金属凸块（或者金属凸点）103位于非凹坑区域。在载板100上沉积金属102以及镀金属凸块（或者金属凸点）103的线路，主要目的是将沉积金属102对应位置的部分或者全部的i/o连接引到边缘的金属凸块（或者金属凸点）103上。其中，载板100上凹坑内沉积金属102的位置主要取决于芯片110上芯片凸点的位置，载板100上沉积金属102的位置与芯片凸点的位置一一对应，便于芯片的安装与连接。

如图2a所示，芯片110包括芯片本体111、绝缘层112、芯片凸点113和背部金属114。芯片110可以为cpu、dsp、gpu、fpga等逻辑芯片，也可以为dram、flash等存储芯片，还可以为soc等其他类型的芯片或者传感器。本发明中对芯片110的类型不做限制，任何类型的芯片均可适用于本发明的实施例。在芯片本体111的正面具有金属互连和芯片焊盘等结构（在图2a中未示出），在芯片本体111的正面覆盖有绝缘层112，芯片焊盘上具有芯片凸点113。芯片凸点113贯穿绝缘层112，从而将芯片焊盘从绝缘层112的外表面引出。在本发明中的一个实施例中，绝缘层112的材料为氧化硅，芯片凸点113的材料为铜，其上端为锡或者含银金属。芯片110的背面包含背部金属114。芯片110倒装于载板100上的凹坑处，芯片110上的芯片凸点113与载板100上的金属层102互连，倒置芯片并正面向下地接合至载板100上，倒装芯片技术可以实现芯片之间的高密度连接。芯片110为单颗或者平面排列的多颗相同或者不同类型的芯片。

塑封层120被设置为包覆芯片110和载板100上的金属凸块103，但是露出芯片110上的背部金属114和载板100上的金属凸块103头部，以便与后面的结构实现电性互连。通过塑封层120使得金属凸块103以及芯片110之间不仅实现绝缘，还可以对其进行固定。塑封层120的材质可以为氧化硅、碳化硅等无机材料，也可以为环氧树脂、酚醛树脂、聚酰亚胺（pi）等有机材料，在本发明中并不对此进行限制。

第一重布线层140形成于塑封层120的正面并连接芯片110，用于实现芯片110与外界的连接。第一重布线层140实现对芯片110的扇出功能，第一重布线层140具有一层或者多层。第一介质层130覆盖第一重布线层140的表面以及第一重布线层中金属导线之间的间隙，起到绝缘保护的作用。第一重布线层140的材质可以为铜、铝、金、钼、钯、银等金属材料，在本发明中并不进行限制。第一介质层130可以为氧化硅、碳化硅等无机材料，也可以为环氧树脂、酚醛树脂、聚酰亚胺（pi）等有机材料，在本发明中并不进行限制。

第一重布线层140的最外层与第一导电层150相连，第一导电层150包括焊球和导电垫，在焊球的间隙部分还可以填充绝缘材料。第一导电层150的另一面与第一连接芯片160相连，用于实现芯片的3d堆叠。

第二重布线层141形成于载板100的背面并连接芯片110，用于实现芯片110与外界的连接。第二重布线层141实现对芯片110的扇出功能，第二重布线层141具有一层或者多层。第二介质层131覆盖第二重布线层141的表面以及金属导线之间的间隙，起到绝缘保护的作用。第二重布线层141的材质可以为铜、铝、金、钼、钯、银等金属材料，在本发明中并不进行限制。第二介质层131可以为氧化硅、碳化硅等无机材料，也可以为环氧树脂、酚醛树脂、聚酰亚胺（pi）等有机材料，在本发明中并不进行限制。

因此，通过第一重布线层140实现芯片110从正面与外界的连接，以及通过第二重布线层141实现芯片110从背面与外界的连接，本发明可实现双面扇出型结构的芯片110。进一步地，本发明的双面扇出型结构可将芯片110背面的线路导出到芯片110的正面（或是将芯片110正面的线路导出到芯片110的背面），因此无需激光打孔以及相关的填充技术及相关设备，如此降低了产品的生产难度。在实际应用中，来自芯片110背面的线路可参与芯片110正面的线路，并且来自芯片110正面的线路可参与芯片110背面的线路，以实现芯片正反面的互连互通。

第二重布线层141的最外层与第二导电层151相连，第二导电层151包括焊球和导电垫，在焊球的间隙部分还可以填充绝缘材料。第二导电层151的另一面与第二连接芯片161相连，用于实现芯片的3d堆叠。

本发明提供的一种3d堆叠且背部导出的扇出型封装结构，具有以下优点：（1）该扇出型封装结构实现双面扇出，其扇出型结构与设计放宽了对封装的精度要求，能有效降低封装成本并拓宽该结构的应用范围，并且因为其实现双面扇出，能满足芯片发展中日益增加的i/o需求；（2）本发明中的扇出型封装结构，其主要依靠对于基板的设计实现芯片正反面的互连，而非基于tsv通孔，该结构能有效降低工艺难度，使用通用设备即可实现加工生产；另外，通过对基板上的凹坑内可以放置至少一颗芯片，可以增加更多的功能，并且拓宽该结构的应用场景。（3）本发明中的扇出型封装结构可以缩短连接距离，在产品性能，特别是电性能和信号传输方面具有很大的优势，其损耗更小，效率更高，而且响应时间更短。

图2a-图2l描述根据本发明的制造3d堆叠且背部导出的扇出型封装结构的方法的各个阶段。

如图2a所示，进行材料准备，对载板100和芯片110进行加工，使其具有如图2a中的结构。载板100包括一无功能的硅片101，在载板100上按照一定的矩阵排列，在指定的尺寸区间，在其表面刻蚀出至少一个凹坑，刻蚀出的至少一个凹坑用于将芯片110倒装于其中。在载板100表面上沉积一层沉积金属102，然后再在沉积金属102上镀上金属凸块（或者金属凸点）103，金属凸块（或者金属凸点）103位于非凹坑区域。芯片110包括芯片本体111、绝缘层112、芯片凸点113和背部金属114。在芯片本体111的正面具有金属互连和芯片焊盘等结构（在图2a中未示出），在芯片本体111的正面覆盖有绝缘层112，芯片焊盘上具有芯片凸点113。芯片凸点113贯穿绝缘层112，从而将芯片焊盘从绝缘层112的外表面引出。在本发明中的一个实施例中，绝缘层112的材料为氧化硅，芯片凸点113的材料为铜，其上端为锡或者含银金属。芯片110的背面包含背部金属114。

如图2b中所示，芯片110倒装于载板100上的凹坑处，芯片110上的芯片凸点113与载板100上的金属层102互连，倒置芯片并正面向下地接合至载板100上，倒装芯片技术可以实现芯片之间的高密度连接。芯片110为单颗或者平面排列的多颗相同或者不同类型的芯片。

如图2c所示，形成塑封层120，塑封层120覆盖载板100上的金属凸块103和芯片110的背部金属114。通过塑封层120使得金属凸块103以及芯片110之间不仅实现绝缘，还可以对其进行固定。塑封层120可以对芯片110进行保护，使得芯片不受外界的影响而长期稳定地工作。塑封层120的材质可以为氧化硅、碳化硅等无机材料，也可以为环氧树脂、酚醛树脂、聚酰亚胺（pi）等有机材料，在本发明中并不对此进行限制。

如图2d所示，对塑封层120进行磨片，磨去塑封层120中的多余部分，使载板100上的金属凸块103和芯片110的背部金属114露出，以便与后面的结构实现电性互连。

如图2e所示，生成第一重布线层140和第一介质层130。第一重布线层140形成于塑封层120的正面并连接芯片110，用于实现芯片110与外界的连接，实现对芯片110的扇出功能。第一重布线层140具有一层或者多层，第一重布线层140的具体形成办法可以通过沉积电镀种子层、形成电镀开口和掩模、电镀、去除电镀掩模以及去除裸露电镀种子层形成。可以多次重复上述方法，形成多层重布线层。第一重布线层140的材料可以为铜、铝、金、钼、钯、银等金属材料，在本发明中并不进行限制。第一介质层130覆盖第一重布线层140的表面以及第一重布线层中金属导线之间的间隙，起到绝缘保护的作用。第一介质层130可以通过旋涂、沉积、层压等工艺形成，其材质可以为氧化硅、碳化硅等无机材料，也可以为环氧树脂、酚醛树脂、聚酰亚胺（pi）等有机材料，在本发明中并不进行限制。

如图2f所示，在第一介质层130的表面覆盖临时键合膜200和临时基板210。临时键合膜200可以通过加热或者激光照射等可拆键合的粘接材料；临时基板210可以为晶圆、玻璃等载板材料。

如图2g所示，对载板100的背面进行磨片，降低载板100的厚度。在该步骤中，可以采用磨削、研磨、化学抛光等方法对载板100的背面进行减薄，本发明并不对此步骤中采用的方法进行限制。

如图2h所示，对载板100的背面进行腐蚀，使得载板100背部沉积的金属102露出，以便与后面的结构进行连接。在该步骤中，可以采用电化学腐蚀、湿法腐蚀、等离子增强化学腐蚀、常压等离子腐蚀等方法，本发明并不对此步骤中采用的方法进行限制。

如图2i所示，形成第二重布线层141和第二介质层131。第二重布线层141形成于载板100的背面并连接芯片110，用于实现芯片110与外界的连接，实现对芯片110的扇出功能。与形成第一重布线层140和第一介质层130一样，第二重布线层141具有一层或者多层，第二重布线层141的具体形成办法可以通过沉积电镀种子层、形成电镀开口和掩模、电镀、去除电镀掩模以及去除裸露电镀种子层形成。可以多次重复上述方法，形成多层重布线层。第二重布线层141的材料可以为铜、铝、金、钼、钯、银等金属材料，在本发明中并不进行限制。第二介质层131覆盖第二重布线层141的表面以及金属导线间的间隙，起到绝缘保护的作用。第二介质层131可以通过旋涂、沉积、层压等工艺形成，其材质可以为氧化硅、碳化硅等无机材料，也可以为环氧树脂、酚醛树脂、聚酰亚胺（pi）等有机材料，在本发明中并不进行限制。

如图2j所示，去除临时基板210和临时键合膜200。具体的去除方法可以依据临时键合膜200的特性，采用加热拆键合、激光照射拆键合等方式实现，并可以采用进一步的清洗工艺来彻底清除掉临时键合膜200。

如图2k所示，完成芯片贴装，将之前形成的芯片贴装于基板上或者与其他芯片进行互连。在进行芯片贴装的过程中，可以采用有机胶或者金属焊料进行粘接。

如图2l所示，完成表面贴装。表面贴装技术（surfacemountedtechnology，smt）是将电子零件放置于印刷电路板表面，然后使用焊锡连接电子零件的引脚与印刷电路板的焊盘进行金属化而成为一体，采用该技术可以有效地降低电子装置的重量和体积。

采用本发明提供的3d堆叠且背部导出的扇出型封装结构制造方法，具有如下优势：（1）该封装结构所涉及的流程中，大部分工艺流程均可以适用晶圆级的先进封装，加工精度更高，尺寸可以更薄，且封装的厚度可以更薄；（2）本发明中的扇出型封装结构可以缩短连接距离，在产品性能，特别是电性能和信号传输方面具有很大的优势，其损耗更小，效率更高，而且响应时间更短。（3）本发明中的结构可实现特定i/o同时被正面和背面芯片所连接，可实现上下芯片的同步响应。（4）该双面贴片的封装结构，在结构以及流程上比现有的更复杂，但是可行性很高。

以上所述仅是本发明的优选实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以优选实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本实用发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。