一种半导体测试结构及其形成方法与流程

1.本技术涉及半导体技术领域，涉及但不限于一种半导体测试结构及其形成方法。


背景技术：

2.相关技术中，为了在有限的测试元件组(test element group，teg)空间中放入更多不同尺寸、不同性能的器件，需要通过共用焊盘来节省所使用的焊盘数量和空间的利用率，例如同一条划片线(scrap line)上多个有源器件金属氧化物半导体(metal oxide semiconductor，mos)管的源极、栅极和衬底通过第一金属层引出并分别从划片线的上方或下方连接到不同位置的共用焊盘上，多个mos管的漏极分别连接对应的多个焊盘，以此节省所使用的焊盘数量。但由于设计规则(design rule，dr)的限制，现有划片线的宽度越来越窄，上下可供第一金属层走线的空间有限，只能分别允许一条第一金属层布局，导致每一mos管的衬底无法通过第一金属层连接第一公共焊盘。
3.一种方式是将阱区与多个mos管的衬底电性相连接，使衬底电流可以通过阱区引出，但是在这种情况下，由于阱区直接与晶圆的衬底相连接，因此，在对第一金属层进行测试时，晶圆放置到测量设备的底座上，这样mos管中的电流会有一部分通过衬底、阱区从底座上漏走，导致mos管电性的漂移，进而影响mos管的电性调节。


技术实现要素：

4.有鉴于此，本技术实施例提供一种半导体测试结构及其形成方法，能够抑制漏电的产生，提升第一金属层测试的器件分析可信度。
5.第一方面，本技术实施例提供一种半导体测试结构的形成方法，所述方法包括：提供半导体衬底，所述半导体衬底至少包括多个间隔排布的有源区；在所述半导体衬底中形成与所述有源区之间具有预设距离的第一导电连线；所述第一导电连线连接在每一所述有源区上形成的有源器件的衬底；形成着陆于所述第一导电连线上的多个第一接触孔；形成位于每一所述第一接触孔顶部的第一金属层，得到所述半导体测试结构；其中，所述第一金属层与第一公共焊盘电连接，所述第一公共焊盘用于对所述半导体测试结构进行电性能测试。
6.在一些实施例中，所述形成着陆于所述第一导电连线上的多个第一接触孔，包括：在所述第一导电连线的表面形成介质层；刻蚀所述介质层，形成着陆于所述第一导电连线上的多个垂直通孔；在每一所述垂直通孔中填充导电材料，形成所述多个第一接触孔。
7.在一些实施例中，所述第一导电连线包括第一引出端和多个第二引出端，所述第一引出端，用于连接所述第一公共焊盘，每一所述第二引出端用于连接在每一所述有源区上形成的有源器件的衬底；
8.所述形成着陆于所述第一导电连线上的多个第一接触孔，包括：形成着陆于所述第一引出端上的至少一个第一接触孔，和，形成着陆于每一所述第二引出端上的至少一个第一接触孔。
9.在一些实施例中，所述方法还包括：形成着陆于每一所述有源器件的衬底上的至少一个第二接触孔；
10.对应地，所述形成位于每一所述第一接触孔顶部的第一金属层，得到所述半导体测试结构，包括：形成位于每一所述第一接触孔顶部和每一所述第二接触孔顶部的第一金属层，得到所述半导体测试结构。
11.在一些实施例中，所述形成位于每一所述第一接触孔顶部和每一所述第二接触孔顶部的第一金属层，得到所述半导体测试结构，包括：形成位于每一所述第一接触孔顶部和每一所述第二接触孔顶部的第一金属层后，在每一所述第二引出端上的至少一个第一接触孔与对应的有源器件的衬底上的至少一个第二接触孔之间，形成第二导电连线，得到所述半导体测试结构。
12.在一些实施例中，所述形成位于每一所述第一接触孔顶部和每一所述第二接触孔顶部的第一金属层，得到所述半导体测试结构，还包括：在所述第一引出端上的至少一个第一接触孔与所述第一公共焊盘之间，形成第三导电连线。
13.在一些实施例中，所述方法还包括：在每一所述有源区形成一有源器件；在每一所述有源器件的每一第三引出端与对应的连接焊盘之间形成第四导电连线。
14.在一些实施例中，以下至少之一导电连线包括至少两条金属连线：
15.所述第二导电连线、所述第三导电连线和第四导电连线。
16.在一些实施例中，所述连接焊盘包括第二公共焊盘，所述第四导电连线为栅极与第二公共焊盘之间的导电连线的情况下，所述第四导电连线包括多条金属连线；其中，所述第二公共焊盘用于连接多个所述有源器件的栅极。
17.在一些实施例中，所述方法还包括：在相邻两个所述有源区之间的预留位置形成连接焊盘和所述第一公共焊盘；每一所述连接焊盘和所述第一公共焊盘均连接所述第一金属层。
18.在一些实施例中，所述在所述半导体衬底中形成与所述有源区之间具有预设距离的第一导电连线，包括：在所述半导体衬底中沉积多晶硅，形成与所述有源区之间具有预设距离的第一导电连线。
19.第二方面，本技术实施例提供一种半导体测试结构，所述半导体测试结构包括：半导体衬底，至少包括多个间隔排布的有源区；第一导电连线，连接在每一所述有源区上形成的有源器件的衬底上，形成于所述半导体衬底中，且与所述有源区之间具有预设距离；多个第一接触孔，着陆于所述第一导电连线上；第一金属层，位于每一所述第一接触孔顶部；其中，所述第一金属层与第一公共焊盘电连接，所述第一公共焊盘用于对所述半导体测试结构进行电性能测试。
20.在一些实施例中，所述多个第一接触孔包括：多个垂直通孔，着陆于所述第一导电连线上。
21.在一些实施例中，所述第一导电连线包括：第一引出端，连接所述第一公共焊盘；多个第二引出端中的每一所述第二引出端，连接在每一所述有源区上形成的有源器件的衬底；所述多个第一接触孔包括：第一引出端上的至少一个第一接触孔和每一所述第二引出端上的至少一个第一接触孔。
22.在一些实施例中，所述结构还包括：至少一个第二接触孔，着陆于每一所述有源器
件的衬底上；所述第一金属层位于每一所述第一接触孔顶部和每一所述第二接触孔顶部。
23.在一些实施例中，所述第一金属层包括：第二导电连线，位于每一所述第二引出端上的至少一个第一接触孔与对应的有源器件的衬底上的至少一个第二接触孔之间。
24.在一些实施例中，所述第一金属层包括：第三导电连线，位于所述第一引出端上的至少第一接触孔与所述第一公共焊盘之间。
25.在一些实施例中，所述结构还包括：多个有源器件，每一所述有源器件形成于对应的一所述有源区；第四导电引线，位于每一所述有源器件的每一第三引出端与每一所述第三引出端对应的连接焊盘之间。
26.在一些实施例中，以下至少之一导电连线包括至少两条金属连线：所述第二导电连线、所述第三导电连线和第四导电连线。
27.在一些实施例中，所述第四导电连线为栅极与第二公共焊盘之间的导电连线的情况下，所述第四导电连线包括多条金属连线；其中，所述第二公共焊盘用于连接多个所述有源器件的栅极。
28.在一些实施例中，所述结构还包括：连接焊盘和所述第一公共焊盘，位于每一相邻所述有源区之间的预留位置，且连接所述第一金属层。
29.本技术实施例中，由于形成的第一导电连线连接在每一所述有源区上形成的有源器件的衬底，同时，通过着陆于第一导电连线上的多个第一接触孔连接第一金属层，且第一金属层与第一公共焊盘电连接，即，第一导电连线也连接第一公共焊盘，如此，可以通过第一导电连线将在每一所述有源区上形成的有源器件的衬底与第一公共焊盘相连接。从而，在对第一金属层进行测试时，即使晶圆放置到测量设备的底座上，测试探针注入第一公共焊盘的电压会通过第一导电连线导入每一有源区上形成的有源器件的衬底，而不会从底座上漏走，避免了电性的漂移以及对mos管的电性调节的影响。
附图说明
30.在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
31.图1为相关技术中整条teg的结构示意图；
32.图2a为相关技术中一个mos管的teg结构示意图；
33.图2b为相关技术中单根金属导线连接焊盘的第一金属层时的示意图；
34.图3为相关技术中mos管在传统的teg中的连线方式的示意图；
35.图4为本技术实施例提供了一种半导体测试结构的形成方法的实现流程示意图；
36.图5a至图5f为本技术实施例提供的形成半导体测试结构的对应流程示意图；
37.图5g为本技术实施例提供的第一公共焊盘与第一导电连线的连接结构示意图；
38.附图标记说明如下：
39.50/501—有源区(active area，aa)；51—多晶硅接触孔(poly contact，pc)；102/52—第一金属层(metal 0，m0)；53—多晶硅栅极(poly gate，pg)；103/54—第二金属层(metal 1，m1)；54/303—阱区；
40.101/500—半导体衬底；502—预留位置；5021—第一金属层；503—连接焊盘；301/
5031—第二公共焊盘；100/504—第一公共焊盘；505—第一导电连线；5051—第一引出端；5052—第二引出端；506—有源器件；5061—第三引出端；506'—源级；506”—栅极；506”'—漏极；5071—第一接触孔；5072—第二接触孔；508—第二导电连线；509—第三导电连线；201/510—金属连线；511—第四导电连线。
具体实施方式
41.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对发明的具体技术方案做进一步详细描述。以下实施例用于说明本技术，但不用来限制本技术的范围。
42.在后续的描述中，使用用于表示元件的诸如“模块”或“单元”的后缀仅为了有利于本技术的说明，其本身没有特定的意义。因此，“模块”或“单元”可以混合地使用。
43.本技术属于testkey design，主要涉及device layout(器件版图)设计，特别涉及在集成电路器件的特征尺寸不断缩小，需要的器件数量增多(scrap line划片线空间有限)，导致无法在有限的teg空间中放入更多的器件的现象。通过本技术可以有效地利用teg的空间，在提高放入四端或多端口器件数量的同时，抑制漏电的产生，提升第一金属层(metal 0，m0)测试的器件分析可信度。
44.目前，随着芯片技术的发展，为了得到高性能、小面积的集成电路，在电路设计时需要的器件种类增多；其中，在晶圆当中划片线的空间是固定的，需要放入更多不同尺寸、不同性能的器件，这就需要利用共用pad(焊盘)来节省pad及提高划片线空间的利用率；由于半导体器件可以是mos管，因此，本技术中，半导体衬底等同于mos管衬底。
45.图1为相关技术中整条teg的结构示意图，如图1所示，其中，pad13 100作为buck(mos管的衬底)101的公共焊盘(第一公共焊盘)，pad13 100是通过第二金属层(metal 1，m1)103连接的，m0 102连线时并无金属连线将mos管与buck101所在的pad13 100相连，仅通过well(阱区)54与buck101电连接。
46.在晶圆当中划片线的空间是固定的，想要在固定的划片线空间中放置更多不同尺寸、不同性能的器件，需要利用共用pad来节省空间的利用率，但在应用过程中，需要既考虑到设计准则，也要考虑到制程中可能会出现的情况(例如，金属短路等)。
47.其中，一个mos管的teg结构可以参见图2a，通过金属连线201将器件(mos管)的各个输入/输出端与pad相连，以便于在第一金属层/最终成品(metal 0/final pass，m0/fp)时进行电性的测试及分析。
48.图2b为相关技术中单根金属导线连接焊盘的第一金属层时的示意图，如图2b示，金属连线201均为单根金属导线，且mos管的衬底101也未引出金属导线201以与对应的焊盘连接。
49.图3为相关技术中mos管在传统的teg中的连线方式的示意图，如图3所示，pad12 301作为mos管的栅极506”共用焊盘(第二公共焊盘)，mos管的源极506'共用pad4，即，mos管的栅极506”和源极506'分别是共用不同的pad，在m0 102需要分别从不同mos管的上方或下方引出金属连接到相应的pad上，导致共用的buck 101无法通过m0 102直接连接pad13 302。虽然阱区(well)303可以将buck 101引出，但是在实际对m0 102进行测试时，由于well 303直接与晶圆的衬底相接，测试时晶圆需要放到测量设备的底座(chuck)上，这会导致mos
管中的一部分电流从衬底、底座上漏走，从而导致电性漂移，进而影响器件的电性调节。
50.在上述技术问题的基础上，本技术实施例提供了一种半导体测试结构的形成方法，如图4所示，所述方法包括以下步骤：
51.步骤s401：提供半导体衬底，所述半导体衬底至少包括多个间隔排布的有源区；
52.这里，所述半导体衬底的材料可以选择硅(si)、硅锗合金(sige)、碳化硅(sic)、氧化铝(al2o3)、氮化铝(aln)、氧化锌(zno)、氧化镓(ga2o3)或铝酸锂(lialo2)等中的任意一种。由于si衬底价格低廉，且易于掺杂，同时易于发生反应生成异质的隔离层，因此，本技术实施例中选择si作为衬底。
53.可以理解的是，有源区是指半导体衬底上用于形成有源器件的区域。多个间隔排布的有源区上可以对应形成间隔排布的有源器件。举例来说，有源器件可以是三极管、晶闸管、mos管以及半导体电阻和电容。
54.在本技术实施例中，所述半导体衬底至少包括一个有源区。
55.步骤s402：在所述半导体衬底中形成与所述有源区之间具有预设距离的第一导电连线；所述第一导电连线连接在每一所述有源区上形成的有源器件的衬底；
56.这里，预设距离可以是根据半导体测试结构的宽度尺寸和有源区的宽度尺寸所确定的大于零的距离。半导体测试结构的宽度尺寸表示从半导体测试结构的衬底的底表面来看，衬底的底表面的宽度；有源区的宽度尺寸表示在与半导体测试结构的宽度方向相同的方向上，有源区的尺寸。举例来说，半导体测试结构的宽度尺寸可以为a，有源区的宽度尺寸为b(小于a)，在有源区位于半导体测试结构的中间位置的情况下，预设距离s小于(a-b)/2。当然，预设距离s还需要考虑第一导电连线的宽度c和第一导电连线与最近的衬底边缘的要求距离d。在一个示例中，s＝(a-b)/2-c-d。
57.可以理解的是，所述半导体衬底可以包括处于正面的顶表面，在忽略顶表面的平整度的情况下，可以认为第一导电连线和每一有源区均处于半导体衬底的顶表面。在一种可能的实施方式中，第一导电连线与每一有源区所在位置的连线是平行的，第一导电连线可以位于每一有源区的上方也可以位于每一有源区的下方，这里不进行具体限定。
58.在一种可能的实施方式中，在所述半导体衬底中形成与所述有源区之间具有预设距离的第一导电连线，可以是在半导体衬底上沉积导电材料形成与有源区之间具有预设距离的第一导电连线。
59.这里，所述导电材料可以是任意一种金属材料或者半导体材料；例如，金属材料可以包括铜(cu)、银(ag)、金(au)等；半导体材料可以包括硅(si)、锗(ge)、砷化镓(gaas)等。所述导电材料还可以是多种金属材料的混合材料、多种半导体材料的混合材料或者金属材料和半导体材料的混合材料。举例来说，多种金属材料的混合材料可以是铜和银的混合材料；多种半导体材料的混合材料可以是硅与锗的混合材料；金属材料和半导体材料的混合材料可以是铜与硅的混合材料。本技术实施例中，所述导电材料可以是半导体材料中的多晶硅。
60.本技术实施例中，通过沉积多晶硅形成与有源区之间具有预设距离的第一导电连线的优点在于，沉积多晶硅作为形成栅极结构的步骤之一，不需要额外增加掩膜，如此，可以减小工艺复杂程度。
61.在一种实施方式中，第一导电连线连接在每一所述有源区上形成的有源器件的衬
底，在实施时可以采用这样的方式：将第一导电连线的第二引出端通过金属导线和接触孔的方式连接在每一所述有源区上形成的有源器件的衬底。
62.步骤s403：形成着陆于所述第一导电连线上的多个第一接触孔；
63.这里，第一接触孔是指第一导电连线与第一金属层之间的连接通道；
64.在一种可能的实施方式中，形成着陆于所述第一导电连线上的多个第一接触孔，可以是先形成着陆于第一导电连线的多个通孔；然后通过导电材料填充所述多个通孔形成第一导电连线上的多个第一接触孔。
65.步骤s404：形成位于每一所述第一接触孔顶部的第一金属层，得到所述半导体测试结构；其中，所述第一金属层与第一公共焊盘电连接，所述第一公共焊盘用于对所述半导体测试结构进行电性能测试。
66.可以理解的是，第一金属层属于金属互联层中的第一层。第一公共焊盘可以是半导体测试结构中用于连接每一有源区上形成的有源器件的衬底的公共焊盘。在一些实施例中，第一金属层与第一导电连线之间还可以存在介质层，即，可以理解为第一金属层与第一导电连线之间是绝缘的。
67.在一个示例中，形成位于每一所述第一接触孔顶部的第一金属层，得到所述半导体测试结构，可以是通过沉积金属材料形成位于每一所述第一接触孔顶部的第一金属层，得到所述半导体结构。
68.所述第一金属层与第一公共焊盘电连接的实现方式，示例性地，可以是在第一公共焊盘上沉积金属材料形成和第一公共焊盘连接的第一金属层。
69.由于形成的第一导电连线连接在每一所述有源区上形成的有源器件的衬底，同时，通过着陆于第一导电连线上的多个第一接触孔连接第一金属层，且第一金属层与第一公共焊盘电连接，即，第一导电连线也连接第一公共焊盘，如此，可以通过第一导电连线将在每一所述有源区上形成的有源器件的衬底与第一公共焊盘相连接。从而，在对第一金属层进行测试时，即使晶圆放置到测量设备的底座上，测试探针注入第一公共焊盘的电压会通过第一导电连线导入每一有源区上形成的有源器件的衬底，不会从底座上漏走，进而减少电性的漂移以及对mos管的电性调节的影响。
70.图5a至5f为本技术实施例提供的形成半导体测试结构的对应流程示意图。接下来请参考图5a至5f中半导体测试结构形成过程中的结构示意图，对本技术实施例提供的半导体器件的形成方法进行进一步地详细说明。
71.首先，可以参考图5a，执行步骤s401：提供半导体衬底，所述半导体衬底至少包括多个间隔排布的有源区。
72.图5a为本技术实施例提供的包含间隔排布的有源区的布局结构示意图，如图5a所示，半导体衬底500包括7个间隔排布的有源区501，其中，相邻两个有源区501之间的预留位置502。
73.可以理解的是，在后续步骤中会形成的半导体衬底500上方的金属连接层即图5d中的第一金属层5021，在第一金属层5021上与预留位置502对应的位置形成连接焊盘503和第一公共焊盘504，每一所述连接焊盘503和所述第一公共焊盘504均连接所述第一金属层。这里，第一公共焊盘504可以是用于连接每一有源区上形成的有源器件的衬底的焊盘。
74.接着，参考图5b执行步骤s402：在所述半导体衬底中形成与所述有源区之间具有
预设距离的第一导电连线；所述第一导电连线连接在每一所述有源区上形成的有源器件的衬底。
75.这里，以多晶硅作为实现第一导电连线的材料，在所述半导体衬底中形成与所述有源区之间具有预设距离的第一导电连线的实现方式可以是：在所述半导体衬底中沉积多晶硅，形成与所述有源区之间具有预设距离的第一导电连线。
76.图5b为本技术实施例提供的包含第一导电连线的布局结构示意图，如图5b所示，半导体衬底500上的第一导电连线505和每一有源区501所在位置的连线平行，且位于每一有源区501的上方。其中，第一导电连线505包括1个第一引出端5051和6个第二引出端5052。所述第一引出端5051，用于连接所述第一公共焊盘504；每一所述第二引出端5052，用于连接在每一所述有源区501上形成的有源器件506的衬底。
77.可以理解的是，有源器件506是后续步骤中在有源区501上生成的。在一些实施例中，步骤s402还可以包括：在每一有源区501形成有源器件506。
78.再者，参考图5c执行步骤s403：形成着陆于所述第一导电连线上的多个第一接触孔。
79.在一种实施方式中，步骤s403可以包括以下步骤：
80.步骤s4031：在所述第一导电连线的表面形成介质层；
81.可以理解的是，介质层可以是绝缘介质层，例如，介质层可以是二氧化硅构成的绝缘介质层。
82.步骤s4032：刻蚀所述介质层，形成着陆于所述第一导电连线上的多个垂直通孔；
83.这里，垂直通孔是指与半导体衬底的底表面或介质层的表示垂直的通孔。
84.步骤s4033：在每一所述垂直通孔中填充导电材料，形成所述多个第一接触孔。
85.图5c为本技术实施例提供的第一导电连线上包含多个第一接触孔的布局结构示意图，如图5c所示，第一导电连线505的1个第一引出端5051和6个第二引出端5052上均存在至少一个第一接触孔5071。
86.参考图5c，在本技术实施例中，在执行步骤s403的同时还执行以下步骤：形成着陆于每一所述有源器件506的衬底上的至少一个第二接触孔5072。
87.这里，第二接触孔5072的形成步骤和第一接触孔5071的形成步骤类似。
88.最后，参考图5d执行步骤s404：形成位于每一所述第一接触孔顶部的第一金属层，得到所述半导体测试结构；其中，所述第一金属层与第一公共焊盘电连接，所述第一公共焊盘用于对所述半导体测试结构进行电性能测试。
89.图5d为本技术实施例提供的包括第一金属层的布局结构示意图，如图5d所示，第一金属层5021位于每一所述第一接触孔5071(未示出，已被第一金属层5021覆盖)顶部和每一所述第二接触孔5072(未示出，已被第一金属层5021覆盖)的顶部。
90.为了方便通过图5d理解本技术实施例的技术方案，可以参看图5e和5f。在一些实施例中，步骤s404还包括：在相邻两个所述有源区501之间的预留位置502上形成连接焊盘503和所述第一公共焊盘504；每一所述连接焊盘503和所述第一公共焊盘504均连接所述第一金属层5021。
91.这里，每一所述连接焊盘503和所述第一公共焊盘504均连接所述第一金属层5021的实现方式，可以是在每一所述连接焊盘503和所述第一公共焊盘504上沉积导电材料，使
得每一所述连接焊盘503和所述第一公共焊盘504均连接所述第一金属层5021。
92.在一些实施例中，步骤s404包括：形成位于每一所述第一接触孔5071顶部和每一所述第二接触孔5072顶部的第一金属层5021，得到所述半导体测试结构。
93.参考图5e，形成位于每一所述第一接触孔5071顶部和每一所述第二接触孔5072顶部的第一金属层5021，得到所述半导体测试结构，包括：
94.步骤4041：形成位于每一所述第一接触孔5071顶部和每一所述第二接触孔5072顶部的第一金属层5021后，在每一所述第二引出端5052上的至少一个第一接触孔5071与对应的有源器件506的衬底上的至少一个第二接触孔5072之间，形成第二导电连线508；
95.在一个示例中，在每一所述第二引出端5052上的至少一个第一接触孔5071与对应的有源器件506的衬底上的至少一个第二接触孔5072之间，形成第二导电连线508的实现方式，可以是每一所述第二引出端5052上的两个或三个第一接触孔5071与有源器件506的衬底上的两个或三个第二接触孔5072之间形成一根金属连线510；也可以是每一所述第二引出端5052上的每一第一接触孔5071与有源器件506的衬底上的每一第二接触孔5072之间形成一根金属连线510。
96.步骤4042：在所述第一引出端5051上的至少一个第一接触孔5071与所述第一公共焊盘504之间，形成第三导电连线509，得到所述半导体测试结构。
97.在一些实施例中，在所述第一引出端5051上的至少一个第一接触孔5071与所述第一公共焊盘504之间，形成第三导电连线509的实现方式，可以是每一所述第一引出端5051上的两个或三个第一接触孔5071与第一公共焊盘504之间形成至少一根金属连线510。
98.在一些实施例中，步骤s404还包括：在每一所述有源器件506的每一第三引出端5061与对应的连接焊盘503之间形成第四导电连线511。
99.这里，在有源器件为mos管的情况下，第三引出端5061表示mos管的栅极506”、源极506'和漏极506”'；对应地，连接焊盘503表示分别与mos管的栅极506”、源极506'和漏极506”'连接的焊盘。可以理解的是，mos管的衬底端不属于第三引出端5061，则mos管的衬底端500对应的焊盘不属于连接焊盘503，而是第一公共焊盘504。
100.可以理解的是，连接焊盘503可以包括第二公共焊盘5031(未示出)和第三公共焊盘5032(未示出)；每一有源器件506(mos管)的栅极可以用于连接共用的第二公共焊盘5031；每一mos管的源极也连接共用的第三公共焊盘5032；但每一mos管的漏极不共用公共焊盘，每一mos管的漏极对应一个连接焊盘503。
101.在一些实施方式中，在第四导电连线511为所述有源器件506的栅极506”与第二公共焊盘5031之间的导电连线的情况下，所述第四导电连线511包括至少两条金属连线510；其中，所述第二公共焊盘5031用于连接多个所述有源器件506的栅极506”。
102.在一些实施例中，以下至少之一导电连线包括至少两条金属连线510：
103.所述第二导电连线508、所述第三导电连线509和第四导电连线511。
104.本技术实施例中，通过至少两条金属连线510连接每一所述有源器件506的每一第三引出端509与对应的连接焊盘503，通过这种连接方式可以达到减少金属连线510所带来的寄生电阻，从而进一步减少测试误差，可以得到更精准的测试结果。
105.图5f为本技术实施例提供的单个有源器件的连线结构示意图，如图5f所示，有源器件506的衬底端引出的第二导电连线508包括至少两根金属连线510；有源器件506的第三
引出端5061引出的第四导电连线511也包括至少两根金属连线510。
106.图5g为本技术实施例提供的第一公共焊盘与第一导电连线的连接结构示意图，如图5g所示，第一导电连线505的第一引出端5051通过包括至少两根金属连线510的第三导电连线509连接至第一公共焊盘504。
107.除此之外，本技术实施例还提供一种半导体测试结构，所述半导体测试结构是通过上述实施例提供的半导体测试结构的形成方法形成。所述半导体测试结构包括：
108.半导体衬底500，至少包括多个间隔排布的有源区501；
109.第一导电连线505，连接在每一所述有源区501上形成的有源器件506的衬底上，形成于所述半导体衬底512中，且与所述有源区501之间具有预设距离；
110.多个第一接触孔5071，着陆于所述第一导电连线505上；
111.第一金属层5021，位于每一所述第一接触孔5071顶部；其中，所述第一金属层5021与第一公共焊盘504电连接，所述第一公共焊盘504用于对所述半导体测试结构进行电性能测试。
112.在一些实施例中，所述多个第一接触孔5071包括：多个垂直通孔，着陆于所述第一导电连线505上。
113.在一些实施例中，所述第一导电连线505包括：第一引出端5051，连接所述第一公共焊盘504；多个第二引出端5052中的每一所述第二引出端5052，连接在每一所述有源区501上形成的有源器件506的衬底；所述多个第一接触孔5071包括：第一引出端5051上的至少一个第一接触孔5071和每一所述第二引出端5052上的至少一个第一接触孔5071。
114.在一些实施例中，所述结构还包括：至少一个第二接触孔5072，着陆于每一所述有源器件506的衬底上；所述第一金属层5021，位于每一所述第一接触孔5071顶部和每一所述第二接触孔5072顶部。
115.在一些实施例中，所述第一金属5021包括：第二导电连线508，位于每一所述第二引出端5052上的至少一个第一接触孔5071与对应的有源器件506的衬底上的至少一个第二接触孔5072之间。
116.在一些实施例中，所述第一金属层5021包括：第三导电连线509，位于所述第一引出端5051上的至少第一接触孔5071与所述第一公共焊盘504之间。
117.在一些实施例中，所述结构还包括：多个有源器件506，每一所述有源器件506形成于对应的一所述有源区501；第四导电引线511，位于每一所述有源器件506的每一第三引出端5061与每一所述第三引出端5061对应的连接焊盘503之间。
118.在一些实施例中，以下至少之一导电连线包括至少两条金属连线510：所述第二导电连线508、所述第三导电连线509和第四导电连线511。
119.在一些实施例中，所述第四导电连线511为栅极506”与第二公共焊盘5031之间的导电连线的情况下，所述第四导电连线511包括多条金属连线510；其中，所述第二公共焊盘5031用于连接多个所述有源器件506的栅极506”。
120.在一些实施例中，所述结构还包括：连接焊盘503和所述第一公共焊盘504，位于每一相邻所述有源区501之间的预留位置，且连接所述第一金属层5021。
121.本技术实施例提供的半导体器件与上述实施例提供的半导体器件的形成方法类似，对于本技术实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘
述。
122.本技术实施例提供一种半导体测试结构，由于形成的第一导电连线连接在每一所述有源区上形成的有源器件的衬底，同时，通过着陆于第一导电连线上的多个第一接触孔连接第一金属层，且第一金属层与第一公共焊盘电连接，即，第一导电连线也连接第一公共焊盘，如此，可以通过第一导电连线将在每一所述有源区上形成的有源器件的衬底与第一公共焊盘相连接。从而，在对第一金属层进行测试时，即使晶圆放置到测量设备的底座上，测试探针注入第一公共焊盘的电压会通过第一导电连线导入每一有源区上形成的有源器件的衬底，而不会从底座上漏走，避免了电性的漂移以及对mos管的电性调节的影响。
123.在本技术所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。
124.本技术所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
125.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。