半导体装置及半导体装置的制造方法与流程

1.本发明关于具有沟槽栅构造的半导体装置及其制造方法。


背景技术：

2.例如，专利文献1公开了一种功率mosfet，其包含：构成漏极的半导体衬底；形成在半导体衬底的表面的沟槽；在沟槽内经由栅极绝缘膜而形成的栅极电极；形成在半导体衬底的表面侧的主体（body）扩散层；形成在半导体衬底的表面的源极扩散层；形成在栅极电极上的层间绝缘膜；形成在半导体衬底上的源极电极膜；与沟槽隔着间隔而形成的源极沟槽；以及形成在源极沟槽的底面的p型接触扩散层。
3.现有技术文献专利文献专利文献1：日本特开2008－98593号公报。


技术实现要素：

4.发明要解决的课题本发明的一个实施方式提供在具有贯通源极区域及沟道区域的源极沟槽，并且在其沟槽的底部及侧部进一步具有第2导电型的杂质区域的晶体管构造中，能够抑制栅极阈值电压的偏差的半导体装置及其制造方法。
5.用于解决课题的方案本发明的一个实施方式提供半导体装置，该半导体装置包含：半导体层；在所述半导体层中划分第1导电型的源极区域的栅极沟槽；所述源极区域的下部的第2导电型的沟道区域；贯通所述源极区域及所述沟道区域的源极沟槽；所述源极沟槽的底部及侧部的第2导电型的杂质区域；所述半导体层上的源极电极；以及具有比所述杂质区域高的浓度的第2导电型的高浓度杂质区域，其在所述半导体层的表面具有与所述源极电极连接的接触部，并且贯通所述源极区域而延伸到比所述源极区域深的位置。
6.依据该结构，作为电荷对沟道区域的路径，能够利用高浓度杂质区域。将源极沟槽的底部及侧部的电阻比杂质区域低的区域作为电荷的路径，从而能够抑制栅极阈值电压的偏差。由此，能够抑制在半导体晶圆面内的芯片间的δvth的偏差，因此，如果利用从采用该方式的构造的半导体晶圆单片化的多个芯片构成模块，则能够减少模块内的开关时间滞后（lag）。
7.本发明的一个实施方式中，关于所述源极沟槽，在其深度方向切断所述半导体层时出现的切断面中既可以形成一个所述源极沟槽，也可以形成两个所述源极沟槽。
8.本发明的一个实施方式中，所述高浓度杂质区域从所述栅极沟槽的侧面上的沟道部隔着间隔而形成。在该情况下，所述高浓度杂质区域也可以沿着所述源极沟槽的侧面形成。
9.依据该结构，抑制栅极阈值电压的上升，并能得到较低的导通电阻。
10.本发明的一个实施方式中，所述高浓度杂质区域延伸到所述源极沟槽的底面而形成。
11.依据该结构，能够降低源极沟槽的底部的杂质区域的表面电阻，因此能够降低通过该杂质区域与半导体层的漏极区域之间的pn结而构成的主体二极管的电阻。
12.本发明的一个实施方式中，所述接触部选择性地形成在所述源极区域的一部分。
13.依据该结构，能够对使沟道区域和源极区域为同电位所需要的高浓度杂质区域（接触部）连接源极电极，并且在半导体层的表面中能够较宽地确保相对于源极区域的接触区域。因此，能够抑制源极接触电阻的上升。
14.本发明的一个实施方式中，所述高浓度杂质区域以延伸到所述源极沟槽的底面的方式沿着所述源极沟槽的内表面形成，所述接触部选择性地形成在所述源极区域的一部分。
15.依据该结构，能够降低源极沟槽的底部的杂质区域的表面电阻，因此能够降低通过该杂质区域与半导体层的漏极区域之间的pn结而构成的主体二极管的电阻。另外，能够对使沟道区域和源极区域为同电位所需要的高浓度杂质区域（接触部）连接源极电极，并且在半导体层的表面中能够较宽地确保相对于源极区域的接触区域。因此，能够抑制源极接触电阻的上升。
16.本发明的一个实施方式中，所述接触部以从所述源极沟槽的上边向至少2个方向延伸的方式形成。该结构中，在所述栅极沟槽以格子状形成的情况下，所述源极沟槽也可以在该格子状的栅极沟槽的内侧区域中以俯视观察四边形或四角环状形成，所述接触部以从所述源极沟槽的四边向外侧延伸的方式形成。
17.依据该结构，例如，以离子注入形成高浓度杂质区域时即便在一个方向发生掩模的位置偏移，至少其他接触部也能可靠地形成。
18.本发明的一个实施方式中，既可以通过所述栅极沟槽及所述源极沟槽，形成线与间隙（line and space）的反复图案，也可以通过所述栅极沟槽，形成六边形的反复图案。
19.本发明的一个实施方式中，也可以所述高浓度杂质区域包含形成在所述源极沟槽的底部的一部分的第2接触部，所述半导体装置包含配置在所述源极沟槽的所述底部的周边部的电极膜残渣。
20.本发明的一个实施方式中，也可以所述电极膜残渣以选择性地覆盖所述第2接触部的周缘部的方式形成。
21.本发明的一个实施方式中，也可以所述高浓度杂质区域包含形成在所述源极沟槽的周边部的至少一部分的第2接触部，所述半导体装置包含配置在所述源极沟槽内的电极膜残渣。
22.本发明的一个实施方式中，也可以所述源极沟槽以环状形成，所述半导体装置包含形成在该环状的源极沟槽的内侧区域的凸部，所述第2接触部形成在所述凸部的表面部。
23.本发明的一个实施方式中，也可以所述源极沟槽以条纹状形成，所述半导体装置包含形成在相邻的两个所述源极沟槽之间的凸部，所述第2接触部形成在所述凸部的表面部。
24.本发明的一个实施方式中，也可以所述电极膜残渣埋入所述源极沟槽。
25.本发明的一个实施方式中，也可以所述源极沟槽具有与所述栅极沟槽相同的深
度，另一方面，具有比所述栅极沟槽宽的宽度。
26.本发明的半导体装置的制造方法提供半导体装置的制造方法，该半导体装置的制造方法包含：从半导体层的表面依次形成第1导电型的源极区域及第2导电型的沟道区域的工序；形成将所述源极区域划分为既定形状的栅极沟槽及该源极区域内的源极沟槽的工序；在掩蔽所述源极区域的表面的状态下向所述源极沟槽注入第2导电型杂质，从而在所述源极沟槽的底部及侧部形成杂质区域的工序；以及在将所述源极区域的表面局部地掩蔽的状态下注入第2导电型杂质，从而形成贯通所述源极区域而延伸到比所述源极区域深的位置，并具有比所述杂质区域高的浓度的高浓度杂质区域的工序。
27.通过该方法，能够制造本发明的一个实施方式所涉及的半导体装置。
28.本发明的一个实施方式中，形成所述高浓度杂质区域的工序包含：使用使所述源极沟槽的内部露出的掩模，向所述源极沟槽的侧面倾斜注入所述第2导电型杂质的工序。
29.依据该方法，能够沿着源极沟槽的侧面无断线地形成高浓度杂质区域。
30.本发明的一个实施方式中，形成所述高浓度杂质区域的工序包含：在与形成所述杂质区域时相比高剂量及低能量的条件下注入杂质的工序。
附图说明
31.[图1]图1是本发明的一个实施方式所涉及的半导体装置的示意性的俯视图。
[0032]
[图2]图2是用于说明所述半导体装置的一个实施方式的图。
[0033]
[图3]图3是用于说明所述半导体装置的制造方法的流程图。
[0034]
[图4]图4是用于说明形成p型区域的工序的图。
[0035]
[图5]图5是用于说明形成p
＋
型沟道接触区域的工序的图。
[0036]
[图6]图6是用于说明所述半导体装置的一个实施方式的图。
[0037]
[图7]图7是用于说明形成p型区域的工序的图。
[0038]
[图8]图8是用于说明形成p
＋
型沟道接触区域的工序的图。
[0039]
[图9]图9是用于说明所述半导体装置的一个实施方式的图。
[0040]
[图10]图10是用于说明所述半导体装置的一个实施方式的图。
[0041]
[图11]图11是用于说明δvth的偏差改善效果的图。
具体实施方式
[0042]
以下，参照添加附图，对本发明的实施方式详细地进行说明。
[0043]
图1是本发明的一个实施方式所涉及的半导体装置1的示意性的俯视图。
[0044]
半导体装置1包含利用了sic（碳化硅）的功率mosfet（metal－oxide－semiconductor field effect transistor）元件（个别元件）。例如，图1的纸面中半导体装置1的上下方向的长度为1mm左右。
[0045]
半导体装置1包含作为半导体层的一个例子的sic衬底2。sic衬底2具备配置在其中央部并作为场效应晶体管发挥功能的有源部3、和包围有源部3的外周部4。
[0046]
例如由铝构成的源极电极5以覆盖有源部3的大致整个区域的方式形成。源极电极5俯视观察为大致正方形状。在源极电极5的周缘部，形成有沿着外周部4包围源极电极5的中央部的去除区域6。去除区域6的一部分选择性地向源极电极5的中央部凹陷。在该凹坑中
设置有栅极焊盘7。例如由铝构成的栅极指状部8从栅极焊盘7沿着外周部4遍及整个去除区域6延伸。一对栅极指状部8相对于栅极焊盘7以对称的形状形成。
[0047]
在源极电极5等的正下方在sic衬底2形成有栅极沟槽9。栅极沟槽9形成在有源部3。栅极沟槽9以格子状形成。此外，栅极沟槽9的图案不限于格子状。例如，栅极沟槽9也可为条纹状或蜂窝状等。
[0048]
有源部3通过栅极沟槽9进一步被划分为多个单位单元10。在有源部3以矩阵状（行列状）有规则地排列有多个单位单元10。在各单位单元10的上表面形成有n
＋
型源极区域11（例如，浓度1
×
10
18
cm
－3
～5
×
10
21
cm
－3
），在其下部形成有p型沟道区域12（例如，浓度1
×
10
16
cm
－3
～1
×
10
19
cm
－3
）。
[0049]
在各单位单元10形成有源极沟槽13。源极沟槽13贯通n
＋
型源极区域11及p型沟道区域12。源极沟槽13在俯视观察下为仅由外周边划分的形状即可（图1的上侧的图）。在该情况下，沿其深度方向切断sic衬底2时出现的切断面中，如由a－a线截面所示，出现一个源极沟槽13（源极沟槽13的第1图案）。具体而言，如图1所示，既可为俯视观察（正）四边形，也可为（正）六边形、圆形等。另一方面，源极沟槽13在俯视观察下也可为由外周边及内周边的两个边划分的形状（图1的下侧的图）。在该情况下，沿其深度方向切断sic衬底2时出现的切断面中，如由b－b线截面所示，出现两个源极沟槽13（源极沟槽13的第2图案）。具体而言，如图1所示，既可为俯视观察（正）四角环状，也可为（正）六角环状、圆环状等。此外，前述的源极沟槽13的形状仅为一个例子，源极沟槽13也可为其他形状。
[0050]
在外周部4中栅极指状部8形成为包围源极电极5。
[0051]
接着，详细地说明半导体装置1的构造。图2是详细地示出半导体装置1的一个实施方式的图，是源极沟槽13为第1图案的情况。
[0052]
sic衬底2为包含n
＋
型基底衬底14（例如，浓度1
×
10
18
cm
－3
～5
×
10
21
cm
－3
）及其上通过外延生长而生成的n
－
型活性层15（例如，浓度1
×
10
14
cm
－3
～1
×
10
17
cm
－3
）的sic外延衬底即可。
[0053]
栅极沟槽9形成在n
－
型活性层15。栅极沟槽9以格子状形成。栅极沟槽9整体地包含侧面16、底面17、该侧面16及底面17的相交部即角部18。栅极沟槽9以使角部18成为弯曲面的方式以截面u字状形成。
[0054]
在栅极沟槽9的内表面（侧面16、底面17及角部18）形成有栅极绝缘膜19。栅极绝缘膜19覆盖该内表面的整个区域，进而，覆盖单位单元10的上端周缘部。栅极绝缘膜19例如由氧化硅（sio2）等的绝缘材料构成。
[0055]
在栅极沟槽9埋入有栅极电极20。栅极电极20例如由多晶硅等的导电材料构成。
[0056]
在各单位单元10的中央部形成有源极沟槽13。源极沟槽13具有与栅极沟槽9相同的深度，另一方面，具有比栅极沟槽9宽的宽度。源极沟槽13整体地包含侧面21、底面22、该侧面21及底面22的相交部即角部23。源极沟槽13以使角部23成为弯曲面的方式以截面u字状形成。在源极沟槽13的下部残留有绝缘膜残渣24及电极膜残渣25。绝缘膜残渣24以使底面22的中央部露出的方式选择性地存在于角部23及其周边。电极膜残渣25仅存在于绝缘膜残渣24上。即，绝缘膜残渣24及电极膜残渣25的平面图案互相匹配。
[0057]
在各单位单元10，从n
－
型活性层15的表面向着背面依次形成有n
＋
型源极区域11、p型沟道区域12及n
－
型漏极区域26。这些区域11、12、26互相相接。n
－
型漏极区域26是比p型沟
道区域12更靠下侧的n
－
型活性层15的部分。这样就构成了n
＋
型源极区域11和n
－
型漏极区域26沿着与sic衬底2的表面垂直的纵向经由p型沟道区域12而分开配置的、沟槽栅型的mos晶体管构造。
[0058]
n
＋
型源极区域11形成栅极沟槽9的侧面16的一部分及源极沟槽13的侧面21的一部分。p型沟道区域12也同样，形成栅极沟槽9的侧面16的一部分及源极沟槽13的侧面21的一部分。n
－
型漏极区域26形成栅极沟槽9的角部18及底面17、以及源极沟槽13的角部23及底面22。
[0059]
在n
－
型活性层15形成有p型区域27（例如，浓度1
×
10
16
cm
－3
～1
×
10
19
cm
－3
）。p型区域27具有比p型沟道区域12高的浓度。p型区域27沿着源极沟槽13的内表面以大致固定的厚度形成。p型区域27具有从p型沟道区域12沿着侧面21在纵向延伸、进而沿着底面22在横向延伸的外表面。p型区域27的纵侧的外表面距离栅极沟槽9在内侧空出间隔而配置。因而，在该外表面与栅极沟槽9之间的中间区域，存在n
－
型漏极区域26和与p型区域27连接的p型沟道区域12。p型区域27的厚度（距离侧面21横向的深度、或距离底面22纵向的深度）为例如0.4μm～1.5μm。
[0060]
在n
－
型活性层15进一步形成有p
＋
型沟道接触区域28（例如，浓度1
×
10
18
cm
－3
～5
×
10
21
cm
－3
）。p
＋
型沟道接触区域28具有比p型沟道区域12及p型区域27高的浓度。p
＋
型沟道接触区域28整体地包含第1接触部29、纵向延长部30及第2接触部31。
[0061]
第1接触部29选择性地形成在包围源极沟槽13的外周部（n
＋
型源极区域11）的一部分。在该实施方式中，以从俯视观察四边形的源极沟槽13的四边的中央部向外侧延伸的方式形成。由于是仅在源极沟槽13的外周部的一部分形成第1接触部29的构成，所以能够对p
＋
型沟道接触区域28连接源极电极5，并且在sic衬底2的表面中能够较宽地确保相对于n
＋
型源极区域11的接触区域。因此，能够抑制源极接触电阻的上升。第1接触部29的前端部距离栅极沟槽9在内侧空出间隔而配置。由此，在第1接触部29的前端部与栅极沟槽9之间确保固定宽度的n
＋
型源极区域11，因此即便在该位置也能相对于n
＋
型源极区域11电连接源极电极5。在该实施方式中，第1接触部29的前端部还比p型区域27的纵侧的外表面更向内侧配置。另外，第1接触部29的厚度（距离n
－
型活性层15的表面纵向的深度）为0.1μm～0.3μm。
[0062]
纵向延长部30从第1接触部29延伸到比n
＋
型源极区域11更深的位置，在栅极沟槽9的侧方与p型沟道区域12对置。纵向延长部30以与第1接触部29大致相同的宽度沿着源极沟槽13的内表面延伸，在由源极沟槽13的外周边所包围的区域的中央部与第2接触部31连接。纵向延长部30在源极沟槽13的内表面露出，另一方面，距离栅极沟槽9在内侧空出间隔而配置。由此，防止纵向延长部30形成在侧面16上的p型沟道区域12（形成沟道的部分），因此能够抑制栅极阈值电压的上升，得到较低的导通电阻。第1接触部29在源极沟槽13的上部作为从纵向延长部30向外侧引出的引出部而构成。另外，纵向延长部30的厚度（距离源极沟槽13的侧面21横向的深度）小于第1接触部29的厚度，例如为0.05μm～0.25μm。
[0063]
第2接触部31形成在由源极沟槽13的外周边包围的区域。在该实施方式中，源极沟槽13为俯视观察下仅由外周边划分的形状，第2接触部31选择性地形成在源极沟槽13的底面22的中央部。另外，第2接触部31以横跨绝缘膜残渣24的内外的大小形成。第2接触部31的厚度（距离源极沟槽13的底面22纵向的深度）为0.1μm～0.3μm。该厚度小于p型区域27的厚度，因而，第2接触部31在p型区域27的表面部以浮动的状态形成。通过在p型区域27形成第2
接触部31，从而能够减小源极沟槽13的底部的p型区域27的表面电阻。因此，能够减小通过p型区域27与n
－
型漏极区域26之间的pn结构成的主体二极管的电阻。
[0064]
在sic衬底2上，以覆盖栅极电极20的方式形成有层间膜32。层间膜32例如由氧化硅（sio2）等的绝缘材料构成。在层间膜32形成有直径比源极沟槽13大的接触孔33。由此，在接触孔33内，露出各单位单元10的n
＋
型源极区域11、第1接触部29及第2接触部31。
[0065]
在层间膜32上形成有源极电极5。源极电极5在接触孔33内汇总地与n
＋
型源极区域11、第1接触部29及第2接触部31连接。源极电极5具有屏障层34及金属层35的层叠构造。屏障层34层叠在层间膜32上，其上形成有金属层35。屏障层34例如由钛/氮化钛（ti/tin）构成，金属层35例如由铝（al）、铝－铜合金（al－cu）构成。
[0066]
在sic衬底2的背面形成有漏极电极36。漏极电极36相对于所有的单位单元10成为共同电极。漏极电极36具有金属硅化物层37及金属层38的层叠构造。金属硅化物层37层叠在sic衬底2上，其上形成有金属层38。金属硅化物层37例如由镍（ni）硅化物、钛（ti）硅化物等构成，金属层38例如由铝（al）、铝－铜合金（al－cu）构成。
[0067]
图3是用于说明半导体装置1的制造方法的流程图。
[0068]
在制造半导体装置1上，首先，通过cvd法、lpe法、mbe法等的外延生长法，在基底衬底14上一边掺杂n型杂质（例如，n（氮）、p（磷）、as（砷）等），一边生长sic晶体（步骤s1）。由此，在基底衬底14上形成n
－
型活性层15。
[0069]
接着，向n
－
型活性层15注入p型杂质（例如，al（铝）、b（硼）等）。接着，向n
－
型活性层15注入n型杂质。接着，例如在1400℃～2000℃对sic衬底2进行退火处理（步骤s2）。由此，注入到n
－
型活性层15的p型杂质及n型杂质被激活，根据所注入的部位，同时形成p型沟道区域12及n
＋
型源极区域11。另外，在p型沟道区域12的下部，形成有维持外延生长后的n
－
型活性层15的状态的n
－
型漏极区域26。
[0070]
接着，形成栅极沟槽9及源极沟槽13（步骤s3）。利用在应该形成栅极沟槽9及源极沟槽13的区域具有开口的掩模蚀刻sic衬底2。由此，sic衬底2从表面被干法蚀刻，同时形成栅极沟槽9及源极沟槽13。与此同时，在sic衬底2形成多个单位单元10。此外，作为蚀刻气体，能够利用例如含有六氟化硫（sf6）及氧（o2）的混合气体（sf6/o2气体）、含有sf6、o2及溴化氢（hbr）的混合气体（sf6/o2/hbr气体）。
[0071]
接着，除了图3还参照图4，在sic衬底2上形成覆盖除了源极沟槽13以外的sic衬底2的整个区域的掩模39。在图4的俯视图中，空白部分为掩模39的开口部。接着，向着从掩模39的开口部露出的源极沟槽13注入p型杂质。该杂质注入是通过使杂质沿相对于sic衬底2的表面的法线方向倾斜的方向入射的倾斜注入而进行的。杂质的入射角例如通过磁场来控制。由此，p型杂质被注入到源极沟槽13的整个内表面。然后，例如在1400℃～2000℃对sic衬底2进行退火处理（步骤s4）。由此，所注入的p型杂质被激活，形成p型区域27。
[0072]
接着，除了图3还参照图5，在sic衬底2上形成使源极沟槽13及n
＋
型源极区域11的一部分选择性地露出的掩模40。在图5的俯视图中，空白部分为掩模40的开口部。接着，向着从掩模40的开口部露出的源极沟槽13及n
＋
型源极区域11，注入p型杂质。此时，p型杂质与形成p型区域27时相比以高剂量及低能量的条件注入。另外，该杂质注入是通过使杂质沿相对于sic衬底2的表面的法线方向倾斜的方向入射的倾斜注入而进行的。然后，例如在1400℃～2000℃对sic衬底2进行退火处理（步骤s5）。由此，所注入的p型杂质被激活，形成整体地
包含第1接触部29、纵向延长部30及第2接触部31的p
＋
型沟道接触区域28。
[0073]
接着，形成栅极绝缘膜19及栅极电极20（步骤s6）。例如通过cvd法，使sio2材料沉积在sic衬底2上。由此，形成栅极绝缘膜19。接着，例如通过cvd法，使多晶硅材料沉积在sic衬底2上。多晶硅材料的沉积至少持续到填完栅极沟槽9及源极沟槽13。然后，对多晶硅材料进行回蚀刻，直至回蚀刻面与sic衬底2的表面成为共面。由此，形成栅极电极20。此时，在源极沟槽13中形成有由残留的多晶硅材料构成的电极膜残渣25。
[0074]
接着，形成具有接触孔33的层间膜32（步骤s7）。例如通过cvd法，使sio2材料沉积在sic衬底2上。由此，形成层间膜32。接着，层间膜32及栅极绝缘膜19连续地被构图。由此，形成贯通层间膜32及栅极绝缘膜19的接触孔33。此时，在源极沟槽13中，在由电极膜残渣25和源极沟槽13的内表面所夹持的部分栅极绝缘膜19的一部分作为绝缘膜残渣24而残留。
[0075]
然后，形成源极电极5、漏极电极36等（步骤s8），从而得到图2所示的半导体装置1。
[0076]
依据半导体装置1，作为电荷对p型沟道区域12的路径，能够利用第1接触部29及纵向延长部30。而且，p
＋
型沟道接触区域28的形成是在与形成p型区域27时相比高剂量及低能量的条件下，通过倾斜注入而进行的。由此，即便相对于杂质的注入量容易比sic衬底2的表面或源极沟槽13的底面22少的源极沟槽13的侧面21，也能有效率地注入杂质，能够沿着源极沟槽13的侧面21无断线地形成纵向延长部30。另一方面，p型区域27以倾斜注入形成，但是与p
＋
型沟道接触区域28相比范围宽且剂量少，因此，存在特别是在源极沟槽13的侧面21发生断线的情况。然而，在该半导体装置1中，即便例如在p型区域27发生断线，也能通过p
＋
型沟道接触区域28可靠地取得相对于p型沟道区域12的接触。进而，通过将电阻比p型区域27低的p
＋
型沟道接触区域28作为电荷的路径，从而能够抑制栅极阈值电压的偏差。由此，能够抑制半导体晶圆面内的芯片间的δvth的偏差，因此，如果利用从采用半导体装置1的构造的半导体晶圆单片化的多个芯片构成模块，就能减少模块内的开关时间滞后。
[0077]
进而，第1接触部29以从源极沟槽13的四边向不同的四个方向延伸的方式形成。因此，在形成图5所示的掩模40时，例如，即便掩模40位置向纸面下方向偏移、1个第1接触部29的形成区域会被掩模40覆盖，也能可靠地使剩下三个第1接触部29的形成区域露出。因而，至少能可靠地形成三个第1接触部29。这样的效果例如即便在第1接触部29沿着纸面左右方向仅向不同的两个方向延伸的情况下也能达到。即，即便掩模40位置向纸面左方向偏移，也至少能可靠地形成右侧的第1接触部29。
[0078]
图6是详细地示出半导体装置1的一个实施方式的图，是源极沟槽13为第2图案的情况。在图6中，对于与前述的图1～图5所示的各部分对应的部分标注同一参照标号，省略说明。
[0079]
在图6中，源极沟槽13以俯视观察四角环状形成。由此，在源极沟槽13的内侧区域形成有通过源极沟槽13的内周边划分的凸部41（台面部）。另外，源极沟槽13具有与栅极沟槽9相同的深度及宽度。
[0080]
p型区域27与图2的结构同样，形成在源极沟槽13的整个外侧缘部及其内侧区域。因而，p型区域27具有从p型沟道区域12沿着侧面21在纵向延伸、并沿着底面22在横向延伸的外表面，同时还在凸部41的下方具有沿着sic衬底2的表面在横向延伸的外表面。由此，图6的半导体装置1在凸部41的下方具有比源极沟槽13形成得更深的p型区域27。在该实施方式中，凸部41除了表面部以外的大部分由p型区域27构成。
[0081]
关于p
＋
型沟道接触区域28，第2接触部31形成在凸部41的整个表面部。纵向延长部30以从源极沟槽13的外侧缘部经由源极沟槽13的底部绕进到内侧缘部的方式形成。在该外侧缘部连接到第1接触部29，在该内侧缘部连接到第2接触部31。即，纵向延长部30在源极沟槽13的边部（a－a截面），包含形成在源极沟槽13的外侧的侧部、底部及内侧的侧部的部分。另外，纵向延长部30在源极沟槽13的角部（b－b截面），不会形成在源极沟槽13的外侧的侧部及底部，而包含选择性地形成在源极沟槽13的内侧的侧部的部分。
[0082]
绝缘膜残渣24形成在源极沟槽13的整个内表面，在其内侧埋入有电极膜残渣25。即，截面观察中，绝缘膜残渣24及电极膜残渣25除了没有被层间膜32覆盖以外，具有与栅极绝缘膜19及栅极电极20相同的结构。
[0083]
其他的结构与图2的结构相同。即便根据该图6的结构，也能显现与图2的结构同样的作用效果。
[0084]
此外，关于图6的p型区域27的形成，如图7所示，在p型杂质注入时，利用覆盖除了源极沟槽13及凸部41以外的n
＋
型源极区域11的整个区域的掩模42即可。另外，关于图6的p
＋
型沟道接触区域28的形成，如图8所示，在p型杂质注入时，利用选择性地露出凸部41的整体、以及源极沟槽13及n
＋
型源极区域11的一部分的掩模43即可。
[0085]
以上，对本发明的实施方式进行了说明，但是本发明进而也可以用其他方式实施。
[0086]
例如，如图9所示，也可以栅极沟槽9以条纹状形成，其间形成有2个条纹状的源极沟槽13。由此，也可以由栅极沟槽9及源极沟槽13形成线与间隙的反复图案。在2个源极沟槽13之间，形成有通过源极沟槽13的内周边划分的凸部44（条纹台面部）。第2接触部31当然也可以与图6同样，形成在凸部44的表面部。
[0087]
另外，如图10所示，也可以使栅极沟槽9以蜂窝状形成，从而形成正六边形的单位单元10的反复图案。在该情况下，源极沟槽13既可为俯视观察正六边形，也可为正六角环状。
[0088]
另外，关于p
＋
型沟道接触区域28，只要第1接触部29在sic衬底2的表面能够接触地露出，例如，纵向延长部30也可以不露出于源极沟槽13的内表面。即，第1接触部29不必需要形成在源极沟槽13的周缘部，能够形成在n
＋
型源极区域11的任意位置。
[0089]
另外，关于到p型沟道区域12的距离比第1接触部29远的第2接触部31，也能够根据需要而省略。
[0090]
另外，也可以采用反转前述的半导体装置1的各半导体部分的导电型的结构。例如，半导体装置1中，也可以p型的部分为n型，n型的部分为p型。
[0091]
另外，半导体装置1所采用的半导体不限于sic，也可为例如si、gan、金刚石等。
[0092]
此外，能够在权利要求书所记载的事项的范围内实施各种设计变更。
[0093]
本技术与在2014年11月18日向日本特许厅提出的特愿2014－233653号对应，该申请的全部公开在此通过引用而被引入。
实施例
[0094]
为了证明前述的实施方式的效果，如图11所示，验证了采用半导体装置1的改善构造的半导体晶圆45、及未采用半导体装置1的改善构造的半导体晶圆46各自的δvth的偏差。在后一构造中，不形成第1接触部29及纵向延长部30，形成仅由第2接触部31构成的p
＋
型
沟道接触区域28。
[0095]
如图11所示，在未采用改善构造的半导体晶圆46中，主要在晶圆周缘部分布δvth＝0.9v的芯片47（打影线的芯片），与之相对在其他区域大体分布δvth＝0.5v～0.6v的芯片48（空白的芯片）。即，该半导体晶圆46中，晶圆面内的芯片间的δvth的偏差显著。另一方面，在采用改善构造的半导体晶圆45中，在大部分区域分布有δvth＝0.5v～0.6v的芯片48，δvth的偏差较少。
[0096]
标号说明1ꢀ半导体装置；2ꢀsic衬底；5ꢀ源极电极；9ꢀ栅极沟槽；11ꢀn
＋
型源极区域；12ꢀp型沟道区域；13ꢀ源极沟槽；16ꢀ（栅极沟槽）侧面；17ꢀ（栅极沟槽）底面；18ꢀ（栅极沟槽）角部；21ꢀ（源极沟槽）侧面；22ꢀ（源极沟槽）底面；23ꢀ（源极沟槽）角部；25ꢀ电极膜残渣；27ꢀp型区域；28ꢀp
＋
型沟道接触区域；29ꢀ第1接触部；30ꢀ纵向延长部；31ꢀ第2接触部；39ꢀ掩模；40ꢀ掩模；41ꢀ凸部；42ꢀ掩模；43ꢀ掩模；44ꢀ凸部。