半导体结构及其形成方法与流程

1.本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。


背景技术：

2.在现有的半导体领域中，鳍式场效应晶体管(finfet)是一种新兴的多栅器件，与平面式的金属-氧化物半导体场效应晶体管(mosfet)相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流，现已广泛应用于半导体各种器件中。但随着半导体工艺的进一步发展，晶体管尺度缩小到几纳米以下，finfet本身的尺寸已经缩小至极限后，无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危，甚至物理结构都无法完成。
3.环绕式栅极(gate-all-around，gaa)器件成为行业内研究和发展的一个新方向。这项技术的特点是实现了栅极对沟道的四面包裹，源极和漏极不再和基底接触，而是利用线状(可以理解为棍状)或者平板状、片状等多个源极和漏极横向垂直于栅极分布后，实现mosfet的基本结构和功能。这样设计在很大程度上解决了栅极间距尺寸减小后带来的各种问题，包括电容效应等，再加上沟道被栅极四面包裹，因此沟道电流也比finfet的三面包裹更为顺畅。
4.然而，现有的环绕式栅极器件性能有待于进一步改善。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以改善半导体结构性能。
6.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底；位于所述衬底上的绝缘介质层、位于部分所述绝缘介质层表面的若干复合层，所述复合层沿第一方向延伸，所述复合层内具有第一开口，所述第一开口暴露出所述绝缘介质层，所述复合层包括若干层垂直重叠的沟道层、位于相邻两层沟道层之间的第二开口，所述第二开口使相邻的所述沟道层之间悬空；栅极结构，位于所述沟道层表面且环形包围所述沟道层；内侧墙，位于相邻两层沟道层之间且位于所述第二开口侧壁，所述内侧墙的外侧壁相对于所述沟道层侧壁凹陷，或者所述内侧墙的外侧壁与所述沟道层侧壁共垂直面；位于所述第一开口侧壁的沟道层表面和所述内侧墙表面的籽晶层；位于所述籽晶层表面的源漏层。
7.可选的，还包括：位于所述源漏层上的导电结构。
8.可选的，所述源漏层内具有第三开口，且所述第三开口暴露出所述绝缘介质层；所述导电结构还位于所述第三开口内。
9.相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成绝缘介质层、位于部分所述绝缘介质层表面的若干初始复合层、横跨所述初始复合层的伪栅极结构，所述初始复合层沿第一方向延伸，所述伪栅极结构两侧的初始复合层内具有第一开口，所述第一开口暴露出所述绝缘介质层，所述伪栅极结构位于所
述初始复合层侧壁和顶部表面，所述伪栅极结构包括伪栅极层，所述初始复合层包括若干层垂直重叠的沟道层、位于相邻两层沟道层之间的牺牲层以及位于所述牺牲层侧壁的内侧墙，所述内侧墙的外侧壁相对于所述沟道层侧壁凹陷，或者所述内侧墙的外侧壁与所述沟道层侧壁共垂直面；采用选择性外延生长工艺在所述第一开口侧壁的沟道层表面形成初始籽晶层，各个所述初始籽晶层相互分立；对所述初始籽晶层进行等离子体处理，在所述牺牲层表面和所述内侧墙表面形成籽晶层；以所述籽晶层为籽晶，形成所述籽晶层表面的源漏层。
10.可选的，还包括：在所述源漏层上形成导电结构。
11.可选的，在形成所述导电结构前，且在形成所述源漏层后，还包括：在所述衬底上和所述源漏层表面形成层间介质材料层，所述介质材料层还位于所述伪栅极结构侧壁和顶部表面；平坦化所述层间介质材料层直到暴露出所述伪栅极层，形成层间介质层。
12.可选的，在形成所述层间介质层后，且在形成所述导电结构前，还包括：去除所述伪栅极层，在所述层间介质层内形成栅开口；去除所述栅开口暴露出的所述牺牲层，形成相邻沟道层之间的第二开口，所述第二开口使相邻的所述沟道层之间悬空，以所述初始复合层形成复合层，所述复合层包括若干层垂直重叠的沟道层以及位于相邻两层沟道层之间的所述第二开口；在所述栅开口和所述第二开口内形成栅极结构。
13.可选的，所述导电结构的形成方法包括：在所述层间介质层内形成第四开口，所述第四开口暴露出所述源漏层顶部表面；在所述第四开口内形成所述导电结构。
14.可选的，所述源漏层内具有第三开口，所述第三开口暴露出所述绝缘介质层。
15.可选的，所述源漏层的形成工艺包括所述选择性外延生长工艺；所述选择性外延生长工艺包括多次成膜工艺，每次所述成膜工艺包括：形成材料膜，以及形成所述材料膜后的刻蚀工艺。
16.可选的，所述刻蚀工艺的工艺参数包括：刻蚀气体包括氯化氢或氯气，刻蚀温度范围100摄氏度至450摄氏度，压强范围5毫托至15毫托。
17.可选的，所述导电结构的形成方法包括：在所述层间介质层内形成第四开口，所述第四开口暴露出所述第三开口内的层间介质层表面；去除所述第三开口内的所述层间介质层，使所述第三开口暴露；在所述第三开口和所述第四开口内形成所述导电结构。
18.可选的，所述选择性外延生长工艺包括多次成膜工艺，每次所述成膜工艺包括：形成材料膜，以及形成所述材料膜后的刻蚀工艺。
19.可选的，所述刻蚀工艺的工艺参数包括：刻蚀气体包括氯化氢或氯气，刻蚀温度范围100摄氏度至450摄氏度，压强范围5毫托至15毫托。
20.可选的，所述绝缘介质层、所述若干初始复合层、所述伪栅极结构的形成方法包括：在所述衬底表面形成第一牺牲材料层，以及所述第一牺牲材料层表面的初始复合材料层，所述初始复合材料层包括若干层垂直重叠的沟道材料层以及位于相邻两层沟道层之间的第二牺牲材料层；在所述初始复合材料层表面形成第二掩膜层，所述第二掩膜层暴露出部分所述初始复合材料层；以所述第二掩膜层为掩膜刻蚀所述初始复合材料层，直到暴露出所述第一牺牲材料层表面，形成若干复合材料层，所述复合材料层沿所述第一方向延伸；形成横跨所述复合材料层的若干伪栅极结构，所述伪栅极结构位于部分所述复合材料层的侧壁和表面；以所述伪栅极结构为掩膜，刻蚀所述复合材料层，直到暴露出所述第一牺牲材
料层，在所述复合材料层内形成所述第一开口，以所述第二牺牲材料层为过渡牺牲层，以所述沟道材料层为沟道层；形成所述第一开口后，去除所述第一牺牲材料层，形成所述衬底表面的绝缘槽；在所述绝缘槽内形成所述绝缘介质层；形成所述绝缘介质层后，刻蚀所述过渡牺牲层，在所述相邻两层沟道层之间形成所述牺牲层和位于所述牺牲层侧壁的第五开口；在所述第五开口内形成所述内侧墙。
21.可选的，所述内侧墙的外侧壁与所述沟道层侧壁共垂直面，所述内侧墙的形成方法包括：在所述绝缘介质层表面、所述第五开口内、所述初始复合层侧壁表面、所述伪栅极结构侧壁和顶部表面形成第二介质材料层；回刻所述第二介质材料层，直到暴露出所述绝缘介质层表面、所述初始复合层侧壁表面、所述伪栅极结构侧壁和顶部表面，在所述第五开口内形成内侧墙。
22.可选的，所述内侧墙的外侧壁相对于所述沟道层侧壁凹陷，所述内侧墙的形成方法包括：在所述绝缘介质层表面、所述第五开口内、所述初始复合层侧壁表面、所述伪栅极结构侧壁和顶部表面形成第二介质材料层；回刻所述第二介质材料层，直到暴露出所述绝缘介质层表面、所述初始复合层侧壁表面、所述伪栅极结构侧壁和顶部表面，在所述第五开口内形成初始内侧墙；回刻所述初始内侧墙，直到所述初始内侧墙侧壁相对于所述沟道层侧壁凹陷。
23.可选的，回刻所述初始内侧墙的工艺包括多次干法刻蚀工艺，每次所述干法刻蚀工艺包括：对所述内侧墙表面进行氧化处理，形成所述初始内侧墙表面的氧化膜；刻蚀去除所述氧化膜。
24.可选的，所述氧化处理工艺包括等离子体处理工艺；所述等离子体处理工艺的工艺气体包括氩气、氧气和氦气的等离子混合气体。
25.可选的，所述刻蚀工艺为脉冲激光工艺，所述脉冲激光工艺的工艺气体包括氟化碳或氢氟化碳气体。
26.可选的，所述第一牺牲材料层的材料包括锗硅，所述第一牺牲材料层中，锗和硅组分比范围为1:10至1:2；所述第二牺牲层的材料包括锗硅，所述第二牺牲材料层中，锗和硅组分比范围为2:5至7:10；所述沟道材料层的材料包括硅。
27.可选的，所述绝缘介质层的形成方法包括：在所述衬底表面和所述绝缘槽内形成第一介质材料层，所述第一介质材料层还位于所述第一开口侧壁，且位于所述伪栅极结构侧壁和顶部表面；刻蚀所述第一介质材料层，直到暴露出所述伪栅极结构侧壁和顶部表面、以及所述第一开口侧壁。
28.可选的，所述等离子体处理工艺包括远程等离子体工艺、电感耦合等离子体刻蚀工艺或电容耦合等离子体刻蚀工艺中的一者。
29.可选的，所述等离子体处理工艺的工艺参数包括：压强范围为100毫托至500毫托，温度范围为200摄氏度至600摄氏度，等离子气体包括氢气或氩气，氩气流量范围为低于每分钟60标准毫升。
30.可选的，所述等离子体处理工艺后，形成所述源漏层前，还对所述籽晶层进行热处理；所述热处理工艺的工艺参数包括：温度范围为300摄氏度至900摄氏度。
31.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
32.本发明技术方案提供的半导体结构的形成方法中，对所述初始籽晶层进行等离子
体处理，在所述牺牲层表面和所述沟道层表面形成籽晶层，以所述籽晶层为籽晶，形成所述籽晶层表面的源漏层，所述籽晶层利于提高所形成的源漏层的质量，减少源漏层内的空洞等缺陷，进而减少了因缺陷导致的沟道中应力释放的情况，从而提高了器件的性能。
33.进一步，所述等离子体处理工艺后，形成所述源漏层前，还对所述籽晶层进行热处理，所述热处理有利于减少所述籽晶层内的缺陷，提高所述籽晶层的质量，进而提高后续形成的源漏层的质量。
34.进一步，所述源漏层内具有第三开口，所述第三开口暴露出所述绝缘介质层；所述导电结构还位于所述第三开口内。一方面，使所述导电结构包裹所述源漏层，因此，提高了所述源漏层与所述导电结构的接触面积，减了接触电阻，进一步提高了器件的性能；另一方面，在所述导电结构的形成过程中采用的退火工艺，会导致所述导电结构的体积产生变化，使所述导电结构对沟道产生压应力，所述压应力可以减少pmos器件沟道方向的空穴的电导有效质量，从而提高pmos器件的速度。
35.本发明技术方案提供的半导体结构中，位于所述内侧墙表面和所述沟道层表面的籽晶层；位于所述籽晶层表面的源漏层，所述籽晶层的存在利于提高所形成的源漏层的质量，减少源漏层内的空洞等缺陷，进而减少了因缺陷导致的沟道中应力释放的情况，从而提高了器件的性能。
36.进一步，所述源漏层内具有第三开口，且所述第三开口暴露出所述绝缘介质层，所述导电结构还位于所述第三开口内，使所述导电结构包裹所述源漏层，因此，提高了所述源漏层与所述导电结构的接触面积，减了接触电阻，进一步提高了器件的性能。
附图说明
37.图1至图3是一种半导体结构形成过程的剖面示意图；
38.图4至图14是本发明一实施例半导体结构形成方法中各步骤对应的剖面结构示意图；
39.图15至图17是本发明另一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
具体实施方式
40.如背景技术所述，现有技术中形成的半导体器件的性能有待改善。现结合一种半导体的结构进行说明分析。
41.图1至图3是一种半导体结构形成过程的剖面示意图。
42.请参考图1，提供衬底100；形成所述衬底100上的绝缘介质层101、部分所述绝缘介质层101表面的若干复合层、以及所述复合层表面的栅极结构，所述栅极结构包括栅极层104和所述栅极层表面的保护层105，所述复合层包括若干层垂直重叠的牺牲层102以及位于相邻两层牺牲层102之间的沟道层103。
43.请参考图3，在所述复合层两侧的衬底100上形成源漏层107，所述源漏层107位于所述沟道层103侧壁表面。
44.上述方法被用于gaa器件结构中，所述绝缘介质层101用于隔离器件的沟道层与衬底，以降低所形成的器件的漏电流。所述源漏层107的形成方法包括：通过外延生长技术在
所述沟道层103侧壁形成外延层；在所述外延层内注入掺杂离子。图2所示为在所述源漏层107形成初期，外延材料106在所述沟道层103侧壁的分布情况。由于所述衬底表面100被所述绝缘介质层101覆盖，使得外延材料只能自所述沟道层103侧壁表面开始生长，最终在沿沟道的方向上相邻的沟道层103侧壁的外延材料汇合相接，在沿衬底法线方向上相邻的沟道层103侧壁的外延材料汇合相接，从而形成所述源漏层107。
45.由于所述沟道层103在沿衬底法线方向上相互分立，所述源漏层107以所述沟道层103侧壁为初始成核面，由于初始成核面并非一整片籽晶、成核点分布不均匀，从而使最终形成的所述源漏层107内产生大量缺陷。如图3所示，在沿沟道的方向上相邻的沟道层103侧壁的外延材料层界面较为粗糙，容易会出现空洞等缺陷，在此称为垂直缺陷b，而在沿衬底法线方向上相邻的沟道层103侧壁的外延材料层界面处较为粗糙，容易出现空洞等缺陷，在此称为水平缺陷a。所述水平缺陷a处和垂直缺陷b处会因缺陷产生应力释放，对所述沟道层103内的应力产生影响，进一步影响沟道内电子或空穴的迁移率，降低器件的性能。
46.为了解决上述问题，本发明提供一种半导体结构形成方法，对所述初始籽晶层进行等离子体处理，在所述牺牲层表面和所述沟道层表面形成籽晶层，以所述籽晶层为籽晶，形成所述籽晶层表面的源漏层，所述籽晶层利于提高所形成的源漏层的质量，减少源漏层内的空洞等缺陷，进而减少了因缺陷导致的沟道中应力释放的情况，从而提高了器件的性能。
47.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
48.图4至图14是本发明一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
49.请参考图4和图5，图4为图5的俯视结构示意图，图5为图4中沿dd1方向的剖面结构示意图，提供衬底200。
50.在本实施例中，所述衬底200的材料为单晶硅；在其它实施例中，所述基底还可以是多晶硅、锗、锗化硅、砷化镓、绝缘体上硅或绝缘体上锗等半导体材料。
51.本实施例中，所述衬底内具有阱区(图中未标出)，所述阱区内具有第一掺杂离子。具体地，本实施例中，所述第一掺杂离子为n型离子，用于形成pmos器件的阱区。其他实施例中，所述第一掺杂离子为p型离子，用于形成nmos器件的阱区。
52.后续，在所述衬底200上形成绝缘介质层、位于部分所述绝缘介质层表面的若干初始复合层、横跨所述初始复合层的伪栅极结构，所述初始复合层沿第一方向延伸，所述伪栅极结构两侧的初始复合层内具有第一开口，所述第一开口暴露出所述绝缘介质层，所述伪栅极结构位于所述初始复合层侧壁和顶部表面，所述伪栅极结构包括伪栅极层，所述初始复合层包括若干层垂直重叠的沟道层、位于相邻两层沟道层之间的牺牲层以及位于所述牺牲层侧壁的内侧墙，所述内侧墙的外侧壁相对于所述沟道层侧壁凹陷，或者所述内侧墙的外侧壁与所述沟道层侧壁共垂直面。所述绝缘介质层、所述若干初始复合层、所述伪栅极结构的形成方法，请参考图4至图9。
53.请继续参考图4至图5，在所述衬底200表面形成第一牺牲材料层201，以及所述第一牺牲材料层201表面的初始复合材料层(图中未标出)，所述初始复合材料层包括若干层垂直重叠的沟道材料层(图中未标出)以及位于相邻两层沟道层之间的第二牺牲材料层(图
中未标出)；在所述初始复合材料层表面形成第二掩膜层(图中未标出)，所述第二掩膜层暴露出部分所述初始复合材料层；以所述第二掩膜层为掩膜刻蚀所述初始复合材料层，直到暴露出所述第一牺牲材料层201表面，形成若干复合材料层202，所述复合材料层202沿所述第一方向x延伸；形成横跨所述复合材料层202的所述若干伪栅极结构203，所述伪栅极结构203位于部分所述复合材料层202侧壁和表面。
54.所述第一方向x为沟道方向。
55.所述伪栅极结构203包括伪栅极层204。本实施例中，所述伪栅极结构203还包括位于所述伪栅极层204表面的保护层205。
56.所述第一牺牲材料层201为后续形成绝缘介质层占据空间。
57.本实施例中，形成所述第一牺牲材料层201前，还包括在所述衬底200表面注入第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型不同。具体的，所述第二掺杂离子为p型离子。
58.所述第二牺牲材料层的材料与所述沟道材料层的材料不同。所述沟道材料层用于形成沟道层，所述第二牺牲材料层用于后续形成第二牺牲层，所述第二牺牲层为后续形成栅极结构占据空间，会在后续会被去除。所述第二牺牲材料层的材料相对所述沟道材料层的材料具有较高的刻蚀选择比，以使后续去除所述第二牺牲层时，对所述沟道层的影响较小；所述第二牺牲材料层的材料相对于所述沟道材料层的材料具有较好的晶格匹配，以得到平滑的第二牺牲层和沟道层的界面，使后续形成的沟道层表面平整，利于得到良好性能的器件。
59.所述第二牺牲材料层的材料包括硅；所述沟道材料层的材料包括锗硅。本实施例中，所述沟道材料层的材料为硅；所述第二牺牲材料层的材料为锗硅。其他实施例中，所述沟道材料层为ge或者gesi。其他实施例中，所述第二牺牲材料层的材料可以为zns，znse，bes或gap等。
60.请参考图6和图7，图6为图7的俯视结构示意图，图7为图6中沿dd1方向的剖面结构示意图，以所述伪栅极结构203为掩膜，刻蚀所述复合材料层202，直到暴露出所述第一牺牲材料层201，在所述复合材料层202内形成所述第一开口206，以所述第二牺牲材料层形成过渡牺牲层207，以所述沟道材料层形成所述沟道层208。
61.所述第一牺牲材料层201的材料与所述第二牺牲材料层的材料不同。所述牺牲层由所述第二牺牲材料层形成，因此，所述第一牺牲材料层201的材料与所述牺牲层的材料不同，且所述第一牺牲材料层与所述衬底200的材料不同，以便于后续去除所述第一牺牲材料层201时可以选用对所述第一牺牲材料层201相对于所述第二牺牲材料层、所述第一牺牲材料层201相对于所述衬底200具有较大刻蚀选择比的刻蚀工艺，以减少对所述牺牲层和所述衬底200的刻蚀损伤。
62.所述第一牺牲材料层的材料包括锗硅，所述第一牺牲材料层中，锗和硅组分比范围为1:10至1:2；所述第二牺牲材料层的材料包括锗硅，所述第二牺牲材料层中，锗和硅组分比范围为2:5至7:10；所述沟道材料层的材料包括硅。所述第一牺牲材料层和所述第二牺牲材料层中锗和硅的组分范围不同，以在刻蚀所第一牺牲材料层201的过程中，使所述第一牺牲材料层201相对于所述第二牺牲层具有较大刻蚀选择比。
63.请继续参考图6和图7，形成所述第一开口206后，去除所述第一牺牲材料层201，形
成所述衬底200表面的绝缘槽(图中未标出)；在所述绝缘槽内形成所述绝缘介质层209。
64.所述绝缘介质层209的形成方法包括：在所述衬底200表面和所述绝缘槽内形成第一介质材料层(图中未标出)，所述第一介质材料层还位于所述第一开口206侧壁，且位于所述伪栅极结构203侧壁和顶部表面；刻蚀所述第一介质材料层，直到暴露出所述伪栅极结构203侧壁和顶部表面、以及所述第一开口206侧壁。
65.刻蚀所述第一介质材料层的工艺包括电感耦合等离子体刻蚀工艺或电容耦合等离子体刻蚀工艺。
66.所述第一介质材料层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺利于形成均匀的第一介质材料层，且具有很好的沟槽填充能力，利于提高所述绝缘介质层209的性能。
67.去除所述第一牺牲材料层的刻蚀工艺对所述第一牺牲材料层和所述第二牺牲材料层的选择比范围为10:1至150:1。
68.后续，采用选择性外延生长工艺在所述第一开口206侧壁的沟道层208表面形成初始籽晶层，各个所述初始籽晶层相互分立。
69.请参考图8和图9，图8为图9的俯视结构示意图，图9为图8中沿dd1方向的剖面结构示意图，形成所述绝缘介质层209后，刻蚀所述过渡牺牲层207，在所述相邻两层沟道层208之间形成所述牺牲层300以及位于所述牺牲层侧壁的第五开口(图中未标出)；在所述第五开口内形成所述内侧墙210。
70.本实施例中，所述内侧墙210的外侧壁相对于所述沟道层208侧壁凹陷，所述内侧墙210的形成方法包括：在所述绝缘介质层209表面、所述第五开口内、所述初始复合层侧壁表面、所述伪栅极结构203侧壁和顶部表面形成第二介质材料层(图中未标出)；回刻所述第二介质材料层，直到暴露出所述绝缘介质层209表面、所述初始复合层侧壁表面、所述伪栅极结构203侧壁和顶部表面，在所述第五开口内形成初始内侧墙(图中未标出)；回刻所述初始内侧墙，直到所述初始内侧墙侧壁相对于所述沟道层208侧壁凹陷。
71.所述内侧墙210用于隔离后续形成的栅极结构和源漏层，避免源漏层和栅极结构之间的离子的相互扩散，以提高器件性能的稳定性。
72.本实施例中，回刻所述初始内侧墙的工艺包括多次干法刻蚀工艺，每次所述干法刻蚀工艺包括：对所述内侧墙表面进行氧化处理，形成所述初始内侧墙表面的氧化膜；刻蚀去除所述氧化膜。所述干法刻蚀工艺有利于提高所述形成的内侧墙的均匀性，提高内侧墙的质量。
73.所述氧化处理工艺包括等离子体处理工艺；所述等离子体处理工艺的工艺气体包括氩气、氧气和氦气的等离子混合气体。
74.所述刻蚀工艺为脉冲激光工艺，所述脉冲激光工艺的工艺气体包括氟化碳或氢氟化碳气体。
75.本实施例中，回刻所述初始内侧墙的同时，还刻蚀所述保护层205，使所述保护层205在沿所述第一方向x上的尺寸减薄。
76.另一实施例中，所述内侧墙的外侧壁与所述沟道层侧壁共垂直面；所述内侧墙的形成方法包括：在所述绝缘介质层表面、所述第五开口内、所述初始复合层侧壁表面、所述伪栅极结构侧壁和顶部表面形成第二介质材料层；回刻所述第二介质材料层，直到暴露出
所述绝缘介质层表面、所述初始复合层侧壁表面、所述伪栅极结构侧壁和顶部表面，在所述第五开口内形成内侧墙。
77.在此，需要说明的是，后续的参考图10至参考图17的视图方向同图9。
78.请参考图10，采用选择性外延生长工艺在所述第一开口206侧壁的沟道层208表面形成初始籽晶层211，各个所述初始籽晶层211相互分立。
79.本实施例中，所述沟道层208侧壁相对于所述内侧墙210凸出，使初始长晶面积增大，且利于晶粒沿衬底法线的方向生长，提高后续形成的所述开口206暴露出的籽晶层的均匀性，进而提高形成的源漏层的性能。
80.所述选择性外延生长工艺包括多次成膜工艺，每次所述成膜工艺包括：形成材料膜，以及形成所述材料膜后的刻蚀工艺。所述选择性外延生长工艺使初始籽晶层211材料在所述沟道层208侧壁外延生长，且精确地控制所述初始籽晶层211形状和尺寸，提高所述形成的初始籽晶层211的质量。
81.所述刻蚀工艺的工艺参数包括：刻蚀气体包括氯化氢或氯气，刻蚀温度范围100摄氏度至450摄氏度，压强范围5毫托至15毫托。
82.请参考图11，对所述初始籽晶层211进行等离子体处理，在所述内侧墙210表面和所述沟道层208表面形成籽晶层212。
83.具体的，所述籽晶层212覆盖于所述内侧墙210的表面。
84.所述等离子体处理工艺包括远程等离子体工艺、电感耦合等离子体刻蚀工艺或电容耦合等离子体刻蚀工艺中的一者。
85.所述等离子体处理工艺的工艺参数包括：压强范围为100毫托至500毫托，温度范围为200摄氏度至600摄氏度，等离子气体包括氢气或氩气，氩气流量范围为低于每分钟60标准毫升。
86.所述籽晶层212用于作为后续形成的源漏层的籽晶，所述籽晶层212利于提高所形成的源漏层的质量，减少源漏层内的空洞等缺陷，进而减少了因缺陷导致的沟道中应力释放的情况，从而提高了器件的性能。
87.所述等离子体处理工艺后，形成所述源漏层前，还对所述籽晶层212进行热处理；所述热处理工艺的工艺参数包括：温度范围为300摄氏度至900摄氏度。
88.所述热处理有利于减少所述籽晶层212内的缺陷，提高所述籽晶层212的质量，进而提高后续形成的源漏层的质量。
89.请参考图12，以所述籽晶层212为籽晶，形成所述籽晶层212表面的源漏层213。
90.本实施例中，所述籽晶层212填满所述第一开口206，即沿所述第一方向x上相邻籽晶层212表面的源漏层的材料合并。本实施例中，所形成的源漏层结构，可以与现有的生产线工艺兼容。
91.而另一实施例中，所述源漏层内还具有第三开口，所述第三开口暴露出所述绝缘介质层。即，沿所述第一方向x上相邻籽晶层表面的源漏层相互分立。
92.请参考图13，在所述衬底200上和所述源漏层213表面形成层间介质材料层(图中未标出)，所述介质材料层还位于所述伪栅极结构203侧壁和顶部表面；平坦化所述层间介质材料层直到暴露出所述伪栅极层204，形成层间介质层214；形成所述层间介质层214后，去除所述伪栅极层204，在所述层间介质层214内形成栅开口(图中未标出)；去除所述栅开
口暴露出的所述牺牲层300，形成相邻沟道层208之间的第二开口(图中未标出)，所述第二开口使相邻的所述沟道层208之间悬空，以所述初始复合层形成复合层，所述复合层包括若干层垂直重叠的沟道层208以及位于相邻两层沟道层208之间的所述第二开口；在所述栅开口和所述第二开口内形成栅极结构215。
93.所述栅极结构215包括位于所述栅开口和所述第二开口表面的栅介质层(图中未标出)以及所述栅介质层表面的金属栅极(图中未标出)。
94.本实施例中，所述平坦化过程还使所述保护层205形成栅侧墙216。
95.请参考图14，在所述源漏层213上形成导电结构217。
96.所述导电结构217的形成方法包括：在所述层间介质层214内形成第四开口(图中未标出)，所述第四开口暴露出所述源漏层213顶部表面；在所述第四开口内形成所述导电结构217。
97.本实施例中，形成所述第四开口前，还在所述层间介质层214表面和所述栅极结构表面形成介电层218，所述第四开口还位于所述介电层218内。
98.所述第四开口的形成方法包括：在所述介质层218表面形成掩膜层(图中未标出)，所述掩膜层暴露出部分源漏层213上的介质层218表面；以所述掩膜层为掩膜，刻蚀所述介电层218和所述层间介质层214，直到暴露出所述源漏层213表面。
99.相应的，本发明一实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图14，包括：衬底200；位于所述衬底200上的绝缘介质层209、位于部分所述绝缘介质层209表面的若干复合层以及横跨所述复合层的栅极结构215，所述复合层沿第一方向x延伸，所述复合层内具有第一开口206(如图11所示)，所述第一开口206暴露出所述绝缘介质层209，所述复合层包括若干层垂直重叠的沟道层208、位于相邻两层沟道层208之间的第二开口(如图
……
所示)，所述第二开口使相邻的所述沟道层208之间悬空；所述栅极结构215，位于所述沟道层208表面且环形包围所述沟道层208；内侧墙210，位于相邻两层沟道层208之间且位于所述第二开口侧壁，所述内侧墙210的外侧壁相对于所述沟道层208侧壁凹陷，或者所述内侧墙的外侧壁与所述沟道层侧壁共垂直面；位于所述第一开口206侧壁的沟道层208表面和所述内侧墙210表面的籽晶层212；位于所述籽晶层212表面的源漏层213。
100.本实施例中，所述内侧墙210的外侧壁相对于所述沟道层208侧壁凹陷。另一实施例中，所述内侧墙的外侧壁与所述沟道层侧壁共垂直面。
101.本实施例中，所述半导体结构还包括：位于所述源漏层213上的导电结构217。
102.图15至图17是本发明另一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
103.请在图11的基础上，继续参考图15，所述源漏层301内具有第三开口302，所述第三开口302暴露出所述绝缘介质层209。
104.本实施例中，所述源漏层301的形成工艺包括所述选择性外延生长工艺；所述选择性外延生长工艺包括多次成膜工艺，每次所述成膜工艺包括：形成材料膜，以及形成所述材料膜后的刻蚀工艺。所述选择性外延生长工艺，利于使沿所述第一方向x上相邻的沟道层208表面形成的源漏层的材料不相接，即相邻的沟道层208表面的源漏层301相互分立。
105.所述刻蚀工艺的工艺参数包括：刻蚀气体包括氯化氢或氯气，刻蚀温度范围100摄氏度至450摄氏度，压强范围5毫托至15毫托。
106.后续，在所述源漏层301上形成导电结构，所述导电结构还位于所述第三开口302内。
107.请参考图16，在所述衬底200上和所述源漏层301表面形成层间介质材料层(图中未标出)，所述介质材料层还位于所述伪栅极结构203侧壁和顶部表面；平坦化所述层间介质材料层直到暴露出所述伪栅极层204，形成层间介质层303；形成所述层间介质层303后，去除所述伪栅极层204，在所述层间介质层303内形成栅开口(图中未标出)；去除所述栅开口暴露出的所述牺牲层300，形成相邻沟道层208之间的第二开口(图中未标出)，所述第二开口使相邻的所述沟道层208之间悬空，以所述初始复合层形成复合层，所述复合层包括若干层垂直重叠的沟道层208以及位于相邻两层沟道层208之间的所述第二开口；在所述栅开口和所述第二开口内形成栅极结构304。
108.具体的，所述介质材料层还位于所述第三开口302内，后续，需要去除所述第三开口302内的所述介质材料层以使所述第三开口302暴露，从而在所述第三开口302内形成导电结构。
109.本实施例中，所述保护层205在所述平坦化工艺中，被刻蚀形成栅侧墙305。
110.请参考图17，在所述源漏层303上形成导电结构307。
111.所述导电结构307的形成方法包括：在所述层间介质层303内形成第四开口(图中未标出)，所述第四开口暴露出所述第三开口302内的层间介质层303表面；去除所述第三开口302内的所述层间介质层303，使所述第三开口302暴露；在所述第三开口302和所述第四开口内形成所述导电结构307。
112.所述导电结构307位于所述第三开口302内，使所述导电结构307包裹所述源漏层301。因此，提高了所述源漏层301与所述导电结构307的接触面积，减了接触电阻，进一步提高了器件的性能。
113.本实施例中，形成所述第四开口前，还在所述层间介质层214表面和所述栅极结构表面形成介电层306，所述第四开口还位于所述介电层306内。
114.所述第四开口的形成方法包括：在所述介电层306表面形成掩膜层(图中未标出)，所述掩膜层暴露出部分源漏层213上的介质层306表面；以所述掩膜层为掩膜，刻蚀所述介电层306和所述层间介质层303，直到暴露出所述源漏层213表面。
115.所述导电结构307的形成工艺包括：金属材料生长工艺和所述金属材料生长工艺后的退火工艺。在所述导电结构的形成过程中，退火工艺会导致所述导电结构的体积产生变化，使所述导电结构对沟道产生压应力，所述压应力可以减少pmos器件沟道方向的空穴的电导有效质量，从而提高pmos器件的速度。
116.相应的，本发明另一实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图17，包括：衬底200；位于所述衬底200上的绝缘介质层209、位于部分所述绝缘介质层209表面的若干复合层，所述复合层沿第一方向x延伸，所述复合层内具有第一开口206(如图11所示)，所述第一开口206暴露出所述绝缘介质层209，所述复合层包括若干层垂直重叠的沟道层208、位于相邻两层沟道层208之间的第二开口(图中未标出)，所述第二开口使相邻的所述沟道层208之间悬空；栅极结构304，位于所述沟道层208表面且环形包围所述沟道层208；内侧墙210，位于相邻两层沟道层208之间且位于所述第二开口侧壁，所述内侧墙210的外侧壁相对于所述沟道层208侧壁凹陷，或者所述内侧墙的外侧壁与所述沟道层侧
壁共垂直面；位于所述第一开口206侧壁的沟道层208表面和所述内侧墙210表面的籽晶层212；位于所述籽晶层212表面的源漏层301。
117.本实施例中，所述内侧墙210的外侧壁相对于所述沟道层208侧壁凹陷。。另一实施例中，所述内侧墙的外侧壁与所述沟道层侧壁共垂直面。所述内侧墙210用于隔离所述栅极结构304和所述源漏层301，避免源漏层301和栅极结构304之间的离子的相互扩散，以提高器件性能的稳定性。
118.本实施例中，所述半导体结构还包括：位于所述源漏层301上的导电结构307。
119.本实施例中，所述源漏层301内具有第三开口302(如图15所示)，且所述第三开口302暴露出所述绝缘介质层209；所述导电结构307还位于所述第三开口302内。因所述导电结构307包裹所述源漏层301，故提高了所述源漏层301与所述导电结构307的接触面积，减了接触电阻，进一步提高了器件的性能。
120.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。