闪存器件的制备方法与流程

1.本技术涉及半导体制造技术领域，具体涉及一种闪存器件的制备方法。


背景技术：

2.闪存作为一种非易失性半导体器件，具有便捷、存储密度高、可靠性好等，随着经济和技术的发展，被广泛应用于智能移动电话、个人电脑(personal computer，pc)、usb(universal serial bus)闪存盘(可简称为“u盘”)等各类设备中。常见的闪存器件具有层叠的栅极结构，包括浮栅(float gate，fg)和覆盖浮栅的控制栅(control gate，cg)。
3.在半导体制造业中，嵌入式闪存技术是将闪存器件和逻辑(logic)器件集成制作在同一衬底上的技术。相关技术中，在嵌入式闪存的制造工艺中，通常采用硅氧化物作为栅极之间的隔离层，在进行控制栅接触孔(control gate contact，cgct)刻蚀工序后，浮栅上方的隔离层会内缩。
4.参考图1，其示出了相关技术中提供的嵌入式闪存工艺形成的器件的剖面图，如图1所示，衬底110包括元胞(cell)区域101和逻辑区域102，元胞区域101用于形成闪存器件，逻辑区域102用于形成逻辑器件，如图1所示，衬底110上形成有栅介电层120，在进行cgct刻蚀工序后，元胞区域101的栅介电层120上形成有闪存器件，逻辑区域102的栅介电层120上形成有逻辑器件的栅极134，其中，闪存器件包括字线(word line，wl)133以及形成于字线133两侧的浮栅131和控制栅132，其中，控制栅132位于浮栅131上方，栅极之间填充有氧化物隔离层144，浮栅131和控制栅132之间形成有第一氮化物隔离层142，字线133和浮栅131、控制栅132之间形成有第二氮化物隔离层145。如图1所示，浮栅131上方的氧化物隔离层144存在收缩现象(如图1中虚线所示)。
5.由于收缩现象的存在，在后续的层间介电层(interlayer dielectric，ild)填充工序中，内缩的隔离层形貌会有较高的几率导致介电层的空洞，从而降低了器件的可靠性。


技术实现要素：

6.本技术提供了一种闪存器件的制备方法，可以解决相关技术中提供的闪存器件的制备方法中在cgct刻蚀工序后会导致浮栅上方的隔离层收缩，从而导致后续填充的层间介电层会有较大的几率形成空洞的问题。
7.一方面，本技术实施例提供了一种闪存器件的制备方法，包括：
8.提供一衬底，所述衬底上形成有栅介电层，所述衬底上用于形成器件的区域包括元胞区域和逻辑区域，所述元胞区域用于形成闪存器件，所述逻辑区域用于形成逻辑器件，所述元胞区域的栅介电层上形成有字线，所述字线之间的栅介电层上形成有浮栅多晶硅，所述浮栅多晶硅上方形成有控制栅多晶硅，所述字线和所述控制栅多晶硅、所述浮栅多晶硅之间，以及所述字线表面形成有氧化物隔离层，所述控制栅多晶硅和所述浮栅多晶硅之间形成有多层膜隔离层，所述逻辑区域的栅介电层上形成有栅极多晶硅；
9.形成硬掩模层，所述硬掩模层覆盖所述氧化物隔离层、所述控制栅多晶硅和所述
栅极多晶硅；
10.对所述硬掩模层进行去除处理，保留所述字线两侧的氧化物隔离层表面的硬掩模层；
11.去除所述逻辑区域中目标区域的栅极多晶硅，剩余的栅极多晶硅形成所述逻辑器件的栅极；
12.去除所述元胞区域中目标区域的控制栅多晶硅、浮栅多晶硅和多层膜隔离层，去除所述剩余的硬掩模层，剩余的控制栅多晶硅形成所述闪存器件的控制栅，剩余的浮栅多晶硅形成所述闪存器件的浮栅。
13.可选的，所述对所述硬掩模层进行去除处理，包括：
14.通过干法刻蚀工艺进行所述去除处理。
15.可选的，所述干法刻蚀工艺中离子束与所述衬底表面的法线的夹角小于30度。
16.可选的，所述硬掩模层包括氮化硅层。
17.可选的，所述形成硬掩模层，包括：
18.通过cvd工艺沉积氮化硅形成所述硬掩模层。
19.可选的，所述多层膜隔离层包括ono。
20.可选的，所述去除所述元胞区域中目标区域的控制栅多晶硅、浮栅多晶硅和多层膜隔离层之后，还包括：
21.形成层间介电层，所述层间介电层覆盖所述氧化物隔离层、所述控制栅、所述浮栅、所述逻辑器件的栅极和所述栅介电层。
22.本技术技术方案，至少包括如下优点：
23.通过在嵌入式闪存的制备工艺中，在进行cgct刻蚀前，在衬底的元胞区域和逻辑区域形成硬掩模层，去除顶层的硬掩模层，保留字线两侧的硬掩模层，从而能够在cgct刻蚀工序中，通过两侧的硬掩模层保护其内部的氧化物隔离层不被过刻蚀造成收缩现象，进而降低了后续的层间介电层填充工序后产生空洞的几率，提高了器件的可靠性。
附图说明
24.为了更清楚地说明本技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
25.图1是相关技术中提供的嵌入式闪存工艺形成的器件的剖面图；
26.图2是本技术一个示例性实施例提供的闪存器件的制备方法的流程图；
27.图3至图7是本技术一个示例性实施例提供的闪存器件的形成示意图。
具体实施方式
28.下面将结合附图，对本技术中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本技术保护的范围。
29.在本技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
30.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
31.此外，下面所描述的本技术不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
32.步骤s1，提供一衬底，衬底上形成有栅介电层，衬底的元胞区域的栅介电层上形成有字线，字线之间的栅介电层上形成有浮栅多晶硅，浮栅多晶硅上方形成有控制栅多晶硅，字线和控制栅多晶硅、浮栅多晶硅之间，以及字线表面形成有氧化物隔离层，控制栅多晶硅和浮栅多晶硅之间形成有多层膜隔离层，衬底的逻辑区域的栅介电层上形成有栅极多晶硅。
33.参考图3，其示出了本技术一个示例性实施例提供的闪存器件的制备方法中，在进行cgct刻蚀前的剖面示意图。如图3所示，衬底210上形成有栅介电层220，衬底210上用于形成器件的区域包括元胞区域201和逻辑区域202，元胞区域201用于形成闪存器件，逻辑区域202用于形成逻辑器件，其中：
34.元胞区域201的栅介电层220上形成有字线233，字线233(图3中以一个字线233做示例性说明，实际应用中，元胞区域201形成有多个字线233)之间的栅介电层220上形成有浮栅多晶硅231，浮栅多晶硅231上方形成有控制栅多晶硅232，字线233和控制栅多晶硅232、浮栅多晶硅231之间，以及字线233表面形成有氧化物(其可以是二氧化硅(sio2))隔离层244，控制栅多晶硅232和浮栅多晶硅231之间形成有多层膜隔离层。其中，控制栅多晶硅232和浮栅多晶硅231的厚度小于字线233的高度。
35.可选的，字线233和控制栅多晶硅232、浮栅多晶硅231之间的氧化物隔离层244中形成有氮化物隔离层245；可选的，多层膜隔离层包括氧化层-氮化层-氧化层(oxide-nitride-oxide，ono)，其从下至上依次包括第一氧化层241(其可以是二氧化硅层)、氮化层242(其可以是氮化硅(sin)层)和第二氧化层243(其可以是二氧化硅层)。
36.逻辑区域202的栅介电层220上形成有栅极多晶硅234。
37.步骤s2，形成硬掩模层，硬掩模层覆盖氧化物隔离层、控制栅多晶硅和栅极多晶硅。
38.参考图4，其示出了形成硬掩模层的剖面示意图。示例性的，如图4所示，硬掩模层250包括氮化硅层，可通过化学气相沉积(chemical vapor deposition，cvd)工艺沉积氮化硅形成硬掩模层250，硬掩模层250覆盖氧化物隔离层244、控制栅多晶硅232和栅极多晶硅234。
39.步骤s3，对硬掩模层进行去除处理，保留字线两侧的氧化物隔离层表面的硬掩模
层。
40.参考图5，其示出了对硬掩模层进行去除处理后的剖面示意图。示例性的，如图5所示，可通过干法刻蚀工艺对硬掩模层250进行去除处理，保留字线233两侧的氧化物隔离层244表面的硬掩模层250，其余区域的硬掩模层250被去除。其中，可通过控制干法刻蚀工艺中离子束的角度实现选择性去除，例如，使离子束与衬底210表面的法线的夹角小于30度。
41.步骤s4，去除逻辑区域中目标区域的栅极多晶硅。
42.参考图6，其示出了对逻辑区域中的栅极多晶硅进行刻蚀后的剖面示意图。示例性的，如图6所示，步骤s4包括但不限于：通过光刻工艺覆盖光阻，暴露出目标区域(在该步骤中，目标区域是逻辑区域202中，除逻辑器件的栅极对应的区域以外的其它区域)，进行刻蚀，去除目标区域的栅极多晶硅，剩余的栅极多晶硅234形成逻辑器件的栅极，去除光阻。
43.步骤s5，去除元胞区域中目标区域的控制栅多晶硅、浮栅多晶硅和多层膜隔离层。
44.参考图7，其示出了对元胞区域进行刻蚀后的剖面示意图。该刻蚀工序即为cgct刻蚀工序。示例性的，如图7所示，步骤s5包括但不限于：通过光刻工艺覆盖光阻，暴露出目标区域(在该步骤中，目标区域是元胞区域201中，除闪存器件的浮栅和控制栅对应的区域以外的其它区域)，进行刻蚀，去除目标区域的控制栅多晶硅、浮栅多晶硅和多层膜隔离层且去除剩余的硬掩模层，剩余的控制栅多晶硅232形成闪存器件的控制栅，剩余的浮栅多晶硅231形成闪存器件的浮栅，去除光阻。
45.由于硬掩模层的存在，从而在cgct刻蚀步骤中，浮栅上的氧化物隔离层244没有收缩现象，具有较好的形貌(如图7中虚线所示)。
46.可选的，步骤s5之后，可形成层间介电层，该层间介电层覆盖氧化物隔离层244、控制栅232、浮栅231、逻辑器件的栅极234和栅介电层220。在覆盖层间介电层之前，也可在形成的闪存器件(其包括控制栅232、浮栅231、字线233以及三者之间的隔离结构)的两侧形成侧墙。其中，层间介电层可以是氧化层(例如，二氧化硅层)，可通过cvd工艺沉积二氧化硅形成层间介电层。
47.综上所述，本技术实施例中，通过在嵌入式闪存的制备工艺中，在进行cgct刻蚀前，在衬底的元胞区域和逻辑区域形成硬掩模层，去除顶层的硬掩模层，保留字线两侧的硬掩模层，从而能够在cgct刻蚀工序中，通过两侧的硬掩模层保护其内部的氧化物隔离层不被过刻蚀造成收缩现象，进而降低了后续的层间介电层填充工序后产生空洞的几率，提高了器件的可靠性。
48.显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本技术创造的保护范围之中。