阵列基板的制备方法及其阵列基板与流程

1.本技术涉及显示技术领域，尤其涉及一种阵列基板的制备方法及其阵列基板。


背景技术：

2.显示装置通常包括显示面板、印刷电路板和时序控制器等，显示面板的正常工作，需要印刷电路板和时序控制器等器件为其提供信号输入或处理，因而，在显示装置的生产过程中，需要将显示面板与印刷电路板和时序控制器等连接在一起，通常都是采用绑定的方式连接在一起的。
3.具体的，显示面板包括阵列基板，在阵列基板上设置各种元器件和绑定部，显示面板是通过绑定部与印刷电路板和时序控制器等的绑定区域进行连接，而绑定部与元器件之间是通过过孔实现电信号连接的，由于阵列基板的绝缘层通常为双层或多层结构，过孔处会出现下切角，导致元器件与绑定部之间出现短接或断线，绑定部的稳定性差。


技术实现要素：

4.本技术的目的是提供一种阵列基板的制备方法及其阵列基板，通过在绑定部采用不同的蚀刻速率蚀刻金属层上的复合绝缘层，避免复合绝缘层在过孔处形成下切角，提高绑定部的稳定性。
5.本技术公开了一种阵列基板的制备方法，所述阵列基板包括绑定部，所述阵列基板的制备方法包括绑定部的制备方法，所述绑定部的制备方法包括步骤：提供一衬底，在所述衬底上形成金属层；在所述金属层上依次沉积第一绝缘层材料和第二绝缘层材料；采用第一蚀刻速率蚀刻第一绝缘层材料，形成具有第一过孔的第一绝缘层；采用第二蚀刻速率蚀刻第二绝缘层材料，形成具有第二过孔的第二绝缘层，以得到双层结构的复合绝缘层；在所述复合绝缘层上形成通过所述第一过孔和所述第二过孔连通于所述金属层的电极层以形成绑定部；其中，所述第一蚀刻速率和所述第二蚀刻速率的大小不同，所述第一过孔和所述第二过孔对应设置。
6.相对于绑定部过孔出现下切角，导致阵列基板的稳定性差的方案来说，本技术通过在制作绑定部时，绝缘层是采用至少两层不同的绝缘层组成，有利于增强了金属层与电极层之间的绝缘效果，并提高金属层和绝缘层结合面的界面特性，同时，在制备的过程中，采用不同的蚀刻速率蚀刻不同的绝缘层，以使得不同的绝缘层能够更有针对性且更适合的蚀刻速率的去蚀刻，避免不同绝缘层在过孔处形成下切角等蚀刻问题，进而避免下切角等问题导致的过孔处的断线问题，提高绑定部的稳定性。
附图说明
7.所包括的附图用来提供对本技术实施例的进一步的理解，其构成了说明书的一部分，用于例示本技术的实施方式，并与文字描述一起来阐释本技术的原理。显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创
造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中：
8.图1是本技术实施例一阵列基板的示意图；
9.图2是本技术实施例二绑定部沿图1中c-c’方向的剖面示意图；
10.图3是本技术实施例二绑定部的制备方法的步骤示意图；
11.图4是本技术实施例二绑定部的制备过程中膜层变化第一阶段的结构示意图；
12.图5是本技术实施例二绑定部的制备过程中膜层变化第二阶段的结构示意图；
13.图6是本技术实施例二绑定部的制备过程中膜层变化第三阶段的结构示意图；
14.图7是本技术实施例二绑定部的制备过程中膜层变化第四阶段的结构示意图；
15.图8是本技术实施例二绑定部的制备过程中膜层变化第五阶段的结构示意图；
16.图9是本技术实施例三阵列基板沿图1中a-a’方向的剖面示意图；
17.图10是本技术实施例三阵列基板的制备方法的步骤示意图；
18.图11是本技术实施例四阵列基板沿图1中b-b’方向的剖面示意图；
19.图12是本技术实施例四阵列基板的制备方法的步骤示意图；
20.图13是本技术实施例五阵列基板沿图1中b-b’方向的剖面示意图；
21.图14是本技术实施例六阵列基板沿图1中b-b’方向的剖面示意图。
22.其中，100、阵列基板；110、扫描线；120、数据线；200、薄膜晶体管；210、衬底；220、缓冲层；230、第一栅极层；240、栅极绝缘层/复合栅极绝缘层；241、第一栅极绝缘层；242、第二栅极绝缘层；243、第三过孔；244、第四过孔；250、半导体层；260、源漏极层；261、源极层；262、漏极层；270、第一钝化层；271、第二钝化层；280、第二栅极层；290、像素电极层；300、绑定部；310、第一金属层；320、第二金属层；330、复合绝缘层；331、第一绝缘层；332、第二绝缘层；333、第一过孔；334、第二过孔；340、电极层。
具体实施方式
23.需要理解的是，这里所使用的术语、公开的具体结构和功能细节，仅仅是为了描述具体实施例，是代表性的，但是本技术可以通过许多替换形式来具体实现，不应被解释成仅受限于这里所阐述的实施例。
24.在本技术的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示相对重要性，或者隐含指明所指示的技术特征的数量。由此，除非另有说明，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征；“多个”的含义是两个或两个以上。术语“包括”及其任何变形，意为不排他的包含，可能存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
25.另外，“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系的术语，是基于附图所示的方位或相对位置关系描述的，仅是为了便于描述本技术的简化描述，而不是指示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
26.此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，或是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
27.下面参考附图和可选的实施例对本技术作详细说明。
28.实施例一：
29.图1是本技术实施例一阵列基板的示意图，参考图1可知，本技术公开了一种阵列基板，所述阵列基板包括扫描线、数据线、薄膜晶体管和绑定部，所述扫描线设置有多条；所述数据线设置有多条；所述薄膜晶体管包括第一栅极层、半导体层和源漏极层，所述源漏极层包括源极层和漏极层，所述第一栅极层连接于所述扫描线，所述源极层连接于所述数据线；所述绑定部包括金属层、复合绝缘层和电极层，所述金属层与所述扫描线和/或所述数据线连接，所述复合绝缘层设置在所述金属层上，所述复合绝缘层上设置有过孔，所述复合绝缘层至少包括两层绝缘层，所述过孔贯穿至少两层所述绝缘层，且至少两层所述绝缘层上的所述过孔，沿所述金属层向所述绝缘层的延伸方向孔径逐渐增大，所述电极层通过所述过孔与所述金属层连接。
30.本实施方式中，阵列基板包括扫描线、数据线、薄膜晶体管和绑定部，绑定部包括金属层、复合绝缘层和电极层，电极层通过复合绝缘层上的过孔与金属层连接，金属层可以是与第一栅极层同层形成，也可以是与源漏极同层形成，在制作薄膜晶体管时可以同时制作出绑定部，减少制作制程，同时复合绝缘层由至少两层绝缘层组成，且每层绝缘层上的过孔的孔径逐渐增大，避免了下切角的问题，防止了电极层断线，提高了阵列基板的稳定性。
31.当金属层与第一栅极层同层形成，且通过扫描线连接时，绑定部可以作为栅极绑定部；当金属层与源漏极层同层形成时，且金属层通过数据线与源极层连接时，绑定部可以作为源极绑定部；当金属层与源漏极层同层形成，且金属层通过数据线与源极层连接时，金属层还可以包括第一金属层，第一金属层与第一栅极层同层形成，但第一金属层与第一栅极层之间断开连接，第一金属层与金属层之间通过电极层之间连接，形成源极绑定部，此时源极绑定部具有双层金属结构，以减小阻抗，提高阵列基板的稳定性。
32.实施例二：
33.图2是本技术实施例二绑定部沿图1中c-c’方向的剖面示意图，图3是本技术实施例二绑定部的制备方法的步骤示意图，参考图2和图3可知，本技术公开了一种阵列基板的制备方法，所述阵列基板包括绑定部，所述阵列基板的制备方法包括绑定部的制备方法，所述绑定部的制备方法包括步骤：
34.s1、提供一衬底，在所述衬底上形成金属层；
35.s2、在所述金属层上依次沉积第一绝缘层材料和第二绝缘层材料；
36.s3、采用第一蚀刻速率蚀刻第一绝缘层材料，形成具有第一过孔的第一绝缘层；
37.s4、采用第二蚀刻速率蚀刻第二绝缘层材料，形成具有第二过孔的第二绝缘层，以得到双层结构的复合绝缘层；
38.s5、在所述复合绝缘层上形成通过所述第一过孔和所述第二过孔连通于所述金属层的电极层以形成绑定部；
39.其中，所述第一蚀刻速率和所述第二蚀刻速率的大小不同，所述第一过孔和所述第二过孔对应设置。
40.相对于绑定部过孔出现下切角，导致阵列基板的稳定性差的方案来说，本技术通过在制作绑定部时，绝缘层是采用至少两层不同的绝缘层组成，有利于增强了金属层与电极层之间的绝缘效果，并提高金属层和绝缘层结合面的界面特性，同时，在制备的过程中，
采用不同的蚀刻速率蚀刻不同的绝缘层，以使得不同的绝缘层能够更有针对性且更适合的蚀刻速率的去蚀刻，避免不同绝缘层在过孔处形成下切角等蚀刻问题，进而避免下切角等问题导致的过孔处的断线问题，提高绑定部的稳定性。
41.图4至图8通过展示制作过程的膜层变化示意图，来展示本技术显示面板的整个制作过程，具体地：
42.图4是本技术实施例二绑定部的制备过程中膜层变化第一阶段的结构示意图，如图4所示，展示了步骤s1中在衬底210上形成金属层320的结构图，首先在衬底上形成金属层，衬底可以是柔性衬底或非柔性衬底，即pi(聚酰亚胺)、塑料、薄玻璃或金属薄片等，首先在衬底上生长一层缓冲层，通过在缓冲层上溅射厚度为100-150nm的mo和50-100nm的ito复合层结构作为金属层，由于钼金属材料与绝缘层在干法刻蚀中的刻蚀选择比较小，干法刻蚀气氛会损失钼电极层金属甚至于将钼电极刻蚀殆尽，因而采用ito层作为阻挡层对mo层进行保护。当然，金属层也可以采用其他金属材料制作，比如ti、cr、al等材质。
43.图5是本技术实施例二绑定部的制备过程中膜层变化第二阶段的结构示意图，图6是本技术实施例二绑定部的制备过程中膜层变化第三阶段的结构示意图，图7是本技术实施例二绑定部的制备过程中膜层变化第四阶段的结构示意图，如图5-图7所示，展示了步骤s2至步骤s4中在金属层320上制作第一绝缘层331和第二绝缘层332双层结构的复合绝缘层330的结构图，相比单层结构的绝缘层，复合绝缘层的绝缘效果和稳定性更好，第一绝缘层和第二绝缘层可以是无机绝缘层或有机绝缘层，包括氮化硅(sinx)或氧化硅(siox)中的任何一种，可由sinx层或siox层中的至少一个构成，具体的材质，根据金属层的材质以及实际应用进行选择。
44.随后采用第一蚀刻速率和第二蚀刻速率分别蚀刻第一绝缘层材料和第二绝缘层材料，形成具有第二过孔的第二绝缘层和第一过孔的第一绝缘层，其中第一过孔和第二过孔对应设置，以得到双层结构的复合绝缘层，对第一绝缘层和第二绝缘层分别采用不同的蚀刻制程进行蚀刻，避免了第一绝缘层和第二绝缘层在相同蚀刻液下，不同材质而产生的不同蚀刻速率，产生下切角的现象；而且，第一绝缘层和第二绝缘层分别采用不同大小的蚀刻速率进行蚀刻，还避免了在相同蚀刻速率下，不同材质的第一绝缘层和第二绝缘层因蚀刻速率相同，而产生的小切角现象。
45.图8是本技术实施例二绑定部的制备过程中膜层变化第五阶段的结构示意图，如图8所示，展示了形成电极层340的结构图，在上述步骤完成后，进行步骤s5，采用磁控溅射设备在复合绝缘层上沉积一层氧化铟锡材料，通过第一过孔和第二过孔连通于金属层的电极层，通过电极层将金属层延伸至复合绝缘层的表面，以形成绑定部，使阵列基板通过绑定部与其他元器件的连接，电极层也可以采用其他金属导电材料制作，比如mo等。
46.进一步地，为了提高绑定部的稳定性，所述第一绝缘层采用氮化硅制成，所述采用第一蚀刻速率蚀刻第一绝缘层材料层，形成具有第一过孔的第一绝缘层的步骤s3包括：
47.s31、采用1.8nm/s的蚀刻速率蚀刻第一绝缘层材料层，形成具有第一过孔的第一绝缘层；
48.所述第二绝缘层采用二氧化硅制成，所述采用第二蚀刻速率蚀刻第二绝缘层材料，形成具有第二过孔的第二绝缘层，以得到双层结构的复合绝缘层的步骤s4包括：
49.s41、采用7.1nm/s的蚀刻速率对第二绝缘层材料进行干法蚀刻，形成具有第二过
孔的第二绝缘层，以得到双层结构的复合绝缘层。
50.本实施方式中，在上述步骤s2中，在金属层上连续沉积厚度为200-250nm的si3n4层作为第一绝缘层材料和厚度为50-100nm的sio2层作为第二绝缘层材料，由于si3n4和sio2都具有好的绝缘耐压性能，高的稳定性以及与金属层之间形成良好的界面特性，可以使得复合绝缘层与金属层的界面特性更好；同时，对第一绝缘层和第二绝缘层采用不同的厚度制作，还可以使得绝缘性能更好。
51.采用7.1nm/s的蚀刻速率对第二绝缘层材料进行干法蚀刻，采用刻蚀速率为1.8nm/s的蚀刻速率蚀刻第一绝缘层材料层，在蚀刻的过程中采用cl2、sf6或cl2和sf6的混合气体作为蚀刻气体，通过采用不同的刻蚀速率来防止出现下切角，7.1nm/s和1.8nm/s的刻蚀速率的选择是基于相关实验得出的，经多次反复验证，在该速率条件下才不会出现下切角，第一刻蚀速率的设置范围可以为6.8-7.3nm/s，第二刻蚀速率的设置范围可以为1.5-2.1nm/s，以确保绑定部不会出现下切角，提高绑定部的稳定性。
52.其中，干蚀刻的气体，以及蚀刻速率等可以根据需求选择，只要上一层的绝缘层蚀刻速率快一些，提高生产速率，而下一层的绝缘层蚀刻速率慢一些以改善下切角即可。
53.当然，为了更好的改善下切角的问题，还可以对光罩制程中形成的光刻胶进行一定优化，具体地，通常蚀刻过程中，标准曝光剂量为20-25mj/cm2，在蚀刻第二绝缘层时，在标准曝光剂量(20-25mj/cm2)的基础上，增加曝光剂量(90-100mj/cm2)，蚀刻出露出第一绝缘层表面的第二过孔，此时形成的第二过孔，由于增加曝光量，因而，光刻胶对应第二过孔位置的孔径较大，使得后续得到的第二过孔图形显影之后孔径稍微变大；相应的，在后续的曝光制程在，可以再形成一层光刻胶，此时，采用标准曝光剂量(20-25mj/cm2)来曝光，这样的话，光刻胶对应第一过孔处的过孔就会小一些，这样的话，后续得到的第一过孔的过孔，也会比第二过孔的孔径小一些，从而进一步改善了下切角的问题，而且，由于第一过孔和第二过孔之间会形成一定的坡度，因而，第一过孔和第二过孔处电极层的断线问题，也会进一步改善。
54.其中，先沉积厚度为50-100nm的sio2层作为第一绝缘层材料，然后再沉积200-250nm的si3n4层作为第二绝缘层材料也是可以的。
55.实施例三：
56.图9是本技术实施例三阵列基板沿图1中a-a’方向的剖面示意图，图10是本技术实施例三阵列基板的制备方法的步骤示意图，结合图1至图10可知，作为本技术阵列基板的一实施方式，所述阵列基板100包括显示区和非显示区，所述绑定部300设置在所述非显示区，所述衬底210上对应所述显示区依次形成有第一栅极层230、栅极绝缘层240、半导体层250、源漏极层260和第一钝化层270，以形成薄膜晶体管200；所述金属层320与所述第一栅极层230同层形成，且与所述第一栅极层230连通，所述复合绝缘层330和所述栅极绝缘层240同层形成。
57.本实施方式中，阵列基板100上设置有扫描线110和数据线120，通常包括显示区和非显示区，显示区设置有薄膜晶体管200，金属层320与薄膜晶体管200的第一栅极层230同层形成，复合绝缘层330与栅极绝缘层240同层形成，这样绑定部300可以作为栅极绑定部，金属层320通过扫描线110与第一栅极层230连通，栅极绑定部采用了不同的蚀刻速率蚀刻复合绝缘层330，避免了出现下切角的问题，以保证栅极绑定部处没有断线问题，并且栅极
绝缘层240也采用双层结构制作，可以是无机绝缘层或有机绝缘层，包括氮化硅(sinx)或氧化硅(siox)中的任何一种，可由sinx层或siox层中的至少一个构成，使得复合栅极绝缘层240与第一栅极层230的界面结合特性更强，绝缘性能更好，进而提高阵列基板100的稳定性。
58.作为本技术的实施方式，本技术还公开了薄膜晶体管的制备方法，在实际的制作过程中，薄膜晶体管可以是顶栅结构也可以是底栅结构，本技术以薄膜晶体管为底栅结构为例，所述阵列基板的制备方法包括薄膜晶体管的制备方法，所述薄膜晶体管的制备方法包括：
59.s101、在所述衬底上，采用旋涂工艺涂覆聚酰亚胺材料，在400-450℃的温度条件下，烘烤1-1.5h得到柔性聚酰亚胺基底；
60.s102、在所述柔性聚酰亚胺基底上，在温度120-150℃下，依次沉积厚度为100-150nm的氮化硅材料，以及厚度为50-200nm的二氧化硅材料，得到缓冲层；
61.s103、在所述缓冲层上，采用溅射工艺依次形成100-150nm的钼金属材料和50-100nm的氧化铟锡材料，蚀刻得到第一栅极层；
62.s104、在所述第一栅极层上连续沉积厚度为200-250nm的氮化硅材料、厚度为50-100nm的二氧化硅材料，以得到复合栅极绝缘层；
63.s105、在所述复合栅极绝缘层上，在常温下，采用磁控溅射工艺，基于溅射功率为250-320w，氩气与氧气流量比值为50～70sccm∶5～15sccm，溅射得到膜层厚度为50-100nm的铟镓锌氧化物材料；
64.s106、在铟镓锌氧化物材料上，温度120-150℃下，采用沉积工艺形成50-100nm的二氧化硅材料，并蚀刻形成铟镓锌氧化物膜层和第一蚀阻挡层；
65.s107、在所述第一蚀刻阻挡层上沉积100-150nm的二氧化硅材料，并蚀刻形成第二蚀刻阻挡层，以及露出铟镓锌氧化物膜层的两个电极接触孔，得到半导体层；
66.s108、在所述半导体层上，采用溅射工艺依次形成100-150nm的钼金属材料和50-100nm的氧化铟锡材料，蚀刻得到通过两个所述电极接触孔连接于铟镓锌氧化物膜层的源极层和漏极层；
67.s109、在所述源极层和所述漏极层上，沉积厚度为200nm的二氧化硅材料，并蚀刻形成第一钝化层和像素接触孔；
68.s110、在所述第一钝化层上采用溅射工艺形成氧化铟锡材料，在250-300℃的温度，以及大气氛围下退火2h-3h得到通过所述像素接触孔连通于所述漏极层的像素电极层。
69.阵列基板的衬底可以采用非柔性材料制成，例如玻璃等，也可以采用柔性材料制作，比如聚酰亚胺材料，本实施方式以采用柔性衬底为例，在形成薄膜晶体管的同时，形成位于非显示区的绑定部，首先，步骤s101中，在一玻璃基板上采用旋涂工艺，涂覆一层聚酰亚胺材料，然后在400-450℃的温度条件下，进行烘烤1-1.5h，形成10-15μm的柔性聚酰亚胺基底；接着步骤s102，在柔性聚酰亚胺基底上生长缓冲层，为了增强缓冲层与第一栅极层和金属层之间的界面结合特性，提高阵列基板的稳定性，缓冲层使用双层结构，采用厚度分别为100-150nm的si3n4层和150-200nm的sio2层的复合结构作为缓冲层，缓冲层采用化学沉积技术，薄膜沉积温度为120-150℃。
70.步骤s103，在缓冲层上，采用溅射设备，依次溅射厚度为100-150nm的mo钼金属材
料和50-100nm的ito氧化铟锡材料，对其蚀刻，并通过光刻等工艺进行图案化处理，得到具有mo层和ito层双层结构的第一栅极层和金属层；步骤s104，在第一栅极层和金属层上分别连续沉积厚度为200-250nm的si3n4层，和厚度为50-100nm的sio2层，形成位于第一栅极层上，具有第一栅极绝缘层和第二栅极绝缘层的复合栅极绝缘层，以及位于金属层上，具有第一绝缘层和第二绝缘层的复合绝缘层。
71.步骤s105中，在复合栅极绝缘层上，采用磁控溅射设备，在常温下溅射igzo膜层，溅射功率为250-320w，ar与o2流量比值为50～70sccm∶5～15sccm，igzo膜层的厚度为50-100nm；为了保护半导体层膜层免受到水、氧以及工艺中酸刻蚀液等的影响，在半导体层膜层溅射之后，进行步骤s106，先用pecvd(等离子体化学气相沉积)方法，在温度为120-150℃的环境下，先沉积一层厚度为50-100nm的sio2层作为第一刻蚀阻挡层，通过光刻工艺制作出半导体层岛结构光刻胶图形，然后，先通过干刻工艺刻蚀去除掉岛结构之外的sio2层，再用草酸刻蚀有源膜层，形成半导体层结构。
72.接着进行步骤s107，在igzo膜层上完成刻蚀阻挡层es第一层后，接着利用pecvd沉积一层厚度为100-150nm的sio2层作为第二刻蚀阻挡层，通过干法刻蚀露出igzo膜层，同时形成下一步源漏极层的两个电极接触孔，得到半导体层。半导体层采用igzo材料制作，由于igzo材料当中in
3+
离子可以形成5s电子轨道，电子的迁移率在35cm2v-1
s-1
，具备超过15cm2/(vs)以上的迁移率，有利于高速自由载流子在半导体内部的传输，同时，igzo的金属氧化物薄膜晶体管还具有制备工艺简单、透明、均一性好等优点，使得薄膜晶体管的性能更好；并且igzo层上制作了两层刻蚀阻挡层，有效地保护igzo膜层受到刻蚀气体和水汽的侵蚀，稳定性更好。
73.步骤s108中，在半导体层上形成源漏极层，源漏极层同样采用mo层和ito层双层结构制作，采用溅射工艺，在半导体层上依次形成100-150nm的钼金属材料和50-100nm的ito氧化铟锡材料，蚀刻得到通过两个电极接触孔连接于igzo膜层的源极层和漏极层；接着进行步骤s109，在源极层和漏极层上，采用pecvd沉积方法，沉积厚度为200nm的sio2膜层作为第一钝化层，并蚀刻处理，形成露出漏电极的像素接触孔、以及露出金属层的第一过孔和第二过孔。
74.步骤s110中，在第一钝化层上采用磁控溅射设备，沉积ito材料，在250-300℃的温度，以及大气氛围下退火2h-3h得到通过像素接触孔连通于漏极层的像素电极层，以及通过第一过孔和第二过孔连通金属层的电极层，形成绑定部，退火处理使得像素电极层与漏极层，以及电极层与金属层界面之间的粘结特性更强，绑定部的稳定性更好。
75.在此过程中，绑定部作为栅极绑定部，金属层与第一栅极层同层形成，且相互连通，均采用mo和ito的复合双层结构，ito膜层作为阻挡层对mo层很好地进行保护，还防止了第一栅极层在形成沟道时产生下切角的可能，避免了接触不良，使得薄膜晶体管的稳定性更好；并且，第一栅极层与金属层同一制程制作，还减少了单独制作金属层的制程，并且复合栅极绝缘层和复合绝缘层也采用同一蚀刻制程制作，减少了单独制作绑定部的制程，极大地降低了制造成本；同时，第一钝化层和第二绝缘层为相同材质制作，还减少了一个蚀刻制程，提高了生产效率，进而提升了阵列基板的产能。
76.实施例四：
77.图11是本技术实施例四阵列基板沿图1中b-b’方向的剖面示意图，图12是本技术
实施例四阵列基板的制备方法的步骤示意图，参考图11和图12可知，所述阵列基板100包括显示区和非显示区，所述绑定部300设置在所述非显示区，所述衬底210上对应所述显示区依次形成有第一栅极层230、栅极绝缘层240、半导体层250、源漏极层260和第一钝化层270，以形成薄膜晶体管200；所述源漏极层240包括源极层241和漏极层242；所述金属层320与所述源漏极层240同层形成，所述复合绝缘层330和所述第一钝化层270同层形成。
78.本实施方式中，该绑定部300作为源极绑定部，金属层320通过数据线120与源极层241连通，通过电极层340连通于金属层320，形成用于连接元器件的源极绑定部，金属层320与源漏极层240同层形成，复合绝缘层330和第一钝化层270同层形成，减少了单独制作源极绑定部的制程，降低了制造成本，并且采用不同蚀刻速率形成不同绝缘层上的过孔，避免了下切角的产生，提高了阵列基板100的稳定性。
79.具体地，金属层320与源漏极层240同层形成，那么源极绑定部可以是一层金属层结构，也可以是具有两层金属层结构，即金属层320还包括第一金属层310，第一金属层310与第一栅极层230同层形成，但第一金属层310与第一栅极层230之间是断开的，源极绑定部采用双层金属结构还可以减小阻抗，优选的，以源极绑定部为双层金属结构为例，所述提供一衬底，在所述衬底上形成金属层的步骤s1包括：
80.s111、提供一衬底，在所述衬底上形成与所述第一栅极层断开连接的第一金属层；
81.s112、在所述第一金属层上依次沉积第一栅极绝缘层材料和第二栅极绝缘层材料；
82.s113、采用第三蚀刻速率蚀刻第一栅极绝缘层材料，形成具有第三过孔的第一栅极绝缘层；
83.s114、采用第四蚀刻速率蚀刻第二栅极绝缘层材料，形成具有第四过孔的第二栅极绝缘层，以得到双层结构的复合栅极绝缘层；
84.s115、在所述复合栅极绝缘层上沉积第二金属层材料，并蚀刻形成与所述源极层连通的金属层，并露出所述第三过孔和所述第四过孔；
85.所述在所述复合绝缘层上形成通过所述第一过孔和所述第二过孔连通于所述金属层的电极层以形成绑定部的步骤s5包括：
86.s511、在所述复合栅极绝缘层和所述复合绝缘层上形成通过所述第一过孔和所述第二过孔连通于所述金属层，且通过所述第三过孔和所述第四过孔连接于所述第一金属层的电极层以形成绑定部；
87.其中，所述第三蚀刻速率和所述第四蚀刻速率不同，所述第三过孔和所述第四过孔对应设置。
88.本实施方式中，绑定部采用两层金属结构制作，包括第一金属层和金属层，第一金属层可以与第一栅极层同层形成，金属层可以与源漏极层同层形成，且第一金属层与第一栅极层材料和厚度相同，金属层与源漏极层材料和厚度相同，在制作薄膜晶体管时，同时形成绑定部，减少制程，提高生产效率。此时，薄膜晶体管的第一钝化层可以采用双层结构制作，可以分别与复合绝缘层的第一绝缘层和第二绝缘层同层形成，第一钝化层和复合绝缘层采用相同材质和相同厚度制作。
89.在制作阵列基板时，在形成第一栅极层时，同时在衬底上形成与第一栅极层断开连接的第一金属层；在第一栅极层和第一金属层上依次形成第一栅极绝缘层和第二栅极绝
缘层；在形成源漏极层时，同时形成与源极层连接的金属层；在源漏极层和金属层上依次形成双层结构的第一钝化层；接着进行蚀刻制程，采用不同制程形成位于第一金属层和金属层上的接触孔，以解决出现下切角的问题。
90.具体地，以第一绝缘层采用si3n4材料，第二绝缘层采用sio2材料为例，即第一钝化层采用si3n4和sio2双层结构，第一绝缘层和第一栅极绝缘层采用厚度为200-250nm的si3n4层，第二绝缘层和第二栅极绝缘层采用厚度为50-100nm的sio2层，采用第二蚀刻速率对第二绝缘层进行干法蚀刻时，可以同时蚀刻形成位于金属层上的第二过孔，漏极层上的像素接触孔，以及暴露出位于第三过孔上的第一绝缘层；采用第一蚀刻速率对第一绝缘层进行干法蚀刻，同时蚀刻形成位于金属层上的第一过孔，暴露出漏极层的像素接触孔，以及暴露出位于第三过孔上的第二栅极绝缘层；接着采用第三蚀刻速率对第二栅极绝缘层进行干法蚀刻，形成第三过孔；最后采用第四蚀刻速率对第一栅极绝缘材料进行干法蚀刻，形成第四过孔。
91.接着在对应第一钝化层上沉积ito材料，形成ito膜层，并对ito膜层进行时刻，形成通过像素接触孔，且接通漏电极的像素电极层，以及通过第一过孔和第二过孔连通于金属层、且通过第三过孔和第四过孔连接于第一金属层的电极层，像素接触孔，第一过孔和第二过孔，与第三过孔和第四过孔分别采用不同的蚀刻制程，以及不同的蚀刻速率形成，避免了双层钝化层结构，蚀刻过孔时出现下切角的可能，防止了电极层出现断线的可能，进一步提高了绑定部的稳定性。
92.另外，本实施方式中，第一金属层和第一栅极层之间是断开的，该金属层和源漏极层同层形成，是用于连接数据线的；而第一金属层是用于与金属层并联，以降低走线的阻抗的，并且，第一金属层还可以增强电极层与金属层之间的连接性能，减少断线的风险，进一步提高绑定部的稳定性。
93.进一步地，为了减少阵列基板制作过程中的制程次数，提高阵列基板的稳定性，所述第一栅极绝缘层和所述第一绝缘层的材料和厚度相同，所述第二栅极绝缘层和所述第二绝缘层的材料和厚度相同；所述复合栅极绝缘层和所述复合绝缘层通过同一制程形成。本实施方式中，复合栅极绝缘层和复合绝缘层各层采用相同的材质制作，且厚度相同，比如，第一栅极绝缘层和第一绝缘层采用相同材质制作，第二栅极绝缘层和第二绝缘层采用相同材质制作，这样可以减少至少两次蚀刻制程，即采用第一道蚀刻制程，同时蚀刻出第二过孔和第三过孔，采用第二道制程同时蚀刻出第一过孔和第四过孔，此时第二蚀刻速率等于第三蚀刻速率，第一蚀刻速率等于第四蚀刻速率。
94.当然，第一栅极绝缘层和第二绝缘层也可以采用相同材质制作，第二栅极绝缘层和第一绝缘层采用相同材质制作，这样可以采用第一道蚀刻制程形成第二过孔，采用第二道蚀刻制程同时形成第一过孔和第三过孔，采用第三道蚀刻制程形成第四过孔，这样就可以减少一次蚀刻制程，进而降低制造成本。另外，若是复合栅极绝缘层和复合绝缘层其中一个仅有一层的时候，也可以对相同材质的膜层共用同一蚀刻步骤，这样可以减少蚀刻制程，降低制造成本，也可以提高制作效率。
95.此外，当绑定部为两层金属层结构时，第一栅极层与第一金属层之间也可以是连通的，而金属层与数据线和源极层之间是不连通，即绑定部作为与扫描线连通的栅极绑定部，以减少走线之间的阻抗。
96.实施例五：
97.图13是本技术实施例五阵列基板沿图1中b-b’方向的剖面示意图，参考图13可知，薄膜晶体管300也可以具有两个栅极层，即薄膜晶体管300为双栅结构，所述第一钝化层270上还形成有第二栅极层280，所述第二栅极层280对应所述第一栅极层230设置，所述第二栅极层280上形成有第二钝化层271。
98.本实施方式中，薄膜晶体管300为双栅结构，在第一钝化层270的上方还制作有第二栅极层280，第二栅极层280对应第一栅极层230设置，以减小第二栅极层280与源漏极层260之间产生多余的寄生电容，第二栅极层280上还设置有第二钝化层271；另外，双栅结构，还有利于提高薄膜晶体管的开关特性，达到更好的开关效果；衬底210可以采用非柔性材料制成，例如玻璃等，也可以采用柔性材料制作，比如聚酰亚胺材料，而当衬底210采用柔性材料制成时，该双栅结构还可以解决柔性器件因弯曲，膜层产生裂纹等缺陷问题，阵列基板100的稳定性更好。
99.在本实施例中，当薄膜晶体管300采用双栅结构，该绑定部300的位置，源极绑定部的金属层320可以是双层金属结构，即第一栅极层230、源漏极层260和第二栅极层280中两层金属层的并联结构；也可以是三层金属的并联结构；其中，当金属层320采用第一栅极层230、源漏极层260的并联结构时，可以将第一钝化层270和第二钝化层271之间的金属层320对应绑定部300位置完全蚀刻掉，以使得第一钝化层270和第二钝化层271组成该复合绝缘层330，此时第一钝化层270和第二钝化层271可以采用单层结构，则复合绝缘层330为双层结构，第一钝化层270和第二钝化层271的其中一个或两个为多层结构，则复合绝缘层330为多层结构；最后，像素电极层290和电极层340同一制程形成，降低制造成本。
100.在阵列基板的制作过程中，当第一钝化层和第二钝化层采用相同材质和相同厚度制作时，即第一钝化层和第二钝化层均为厚度为200nm的sio2膜层，可以采用同一蚀刻制程蚀刻出贯穿第一钝化层和第二钝化层的像素接触孔，以及贯穿复合绝缘层露出金属层的第一过孔和第二过孔，接着在第二钝化层上沉积沉积ito材料，形成通过像素电极孔连通于漏极层的像素电极层，和通过第一过孔和第二过孔连通金属层的电极层，同时完成薄膜晶体管和绑定部的制作，降低了出现下切角的可能，提高了阵列基板的稳定性，减少了制程，降低制造成本。
101.此外，当阵列基板为双栅结构的时候，绑定部也可以具有三层金属结构，可以根据实际需求，连通对应的金属层，使得绑定部为源极绑定部或栅极绑定部，以达到更好的减小阻抗的效果，进一步提高阵列基板的稳定性。
102.实施例六：
103.图14是本技术实施例六阵列基板沿图1中b-b’方向的剖面示意图，参考图14可知，绑定部300作为源极绑定部时，也可以具有单层金属层结构，金属层320与薄膜晶体管200的源漏极层260同层形成，因而，所述提供一衬底，在所述衬底上形成金属层的步骤s1包括：
104.s121、提供一衬底，在所述衬底上依次沉积第一栅极绝缘材料和第二栅极绝缘材料，以得到具有第一栅极绝缘层和第二栅极绝缘层的复合栅极绝缘层；
105.s122、在所述复合栅极绝缘层上沉积第二金属层材料，并蚀刻得到与所述源极层连接的金属层。
106.本实施方式中，绑定部可以是具有单层金属层结构的源极绑定部，金属层与源漏
极层同层形成，且金属层连通于数据线和源极层，并且，通过复合栅极绝缘层，使得金属层与数据线位于同一高度，平坦度更强，避免了金属线与数据线之间产生断线，提高了绑定部的稳定性；同时，节约了单独制作绑定部的制程，降低制造成本。当然，绑定部也可以是具有双层金属层结构的源极绑定部，即可以具有与第一栅极层同层形成的第一金属层，以及与源漏极层同层形成的金属层，但是第一金属层与第一栅极层中间不连通，第一金属层与金属层也不连通，源极绑定部通过金属层连通于数据线和源极层。
107.需要说明的是，本方案中涉及到的各步骤的限定，在不影响具体方案实施的前提下，并不认定为对步骤先后顺序做出限定，写在前面的步骤可以是在先执行的，也可以是在后执行的，甚至也可以是同时执行的，只要能实施本方案，都应当视为属于本技术的保护范围。
108.需要说明的是，本技术的发明构思可以形成非常多的实施例，但是申请文件的篇幅有限，无法一一列出，因而，在不相冲突的前提下，以上描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例，各实施例或技术特征组合之后，将会增强原有的技术效果。
109.以上内容是结合具体的可选实施方式对本技术所作的进一步详细说明，不能认定本技术的具体实施只局限于这些说明。对于本技术所属技术领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本技术的保护范围。