一种新型数字门集成电路的结构

1.本发明涉及微电子技术和半导体技术。


背景技术：

2.几十年来，微电子的研究者设计者一直在努力跟上摩尔定律的脚步，而近几年，我们越来越靠近摩尔定律的天花板。数字电路架构本身的优化并不能长久的解决这个问题，改变器件本身才是实现突破的长久之计[1]。
[0003]
硅和锗就是人们最早发现的半导体材料，被公认为是第一代半导体材料，两者性质相似，但锗的禁带宽度小于硅的禁带宽度。sige/si异质结材料具有很多独特的性质。外延sige合金使得在不改变现有工艺线宽的基础上大大改善si材料的性能，高性能的应变sige外延层能够将能带工程的概念引入到传统的si基材料中去，实现一些硅材料的突破[2]。
[0004]
在发明人李平教授、李肇基教授已成功申请的专利“窄禁带源漏区金属氧化物半导体场效应晶体管及集成电路”中就提出了，采用不同于器件衬底材料的窄禁带异质材料作为器件的源区或者源、漏区，使器件中的寄生bjt发射结成为异质结，并且有β《《1的特点，可以从器件上彻底消除寄生bjt对bvds的影响[3]。
[0005]
finfet，中文名叫鳍式场效应晶体管，它是一次mos管器件结构的革新，它是由加州大学伯克利分校的胡正明教授提出的[4]，结构如图15所示。finfet的最大特点是，沟道区域是一个被栅极包裹的鳍状半导体，沿源漏方向的鳍的长度，为沟道长度。从而形成了一个三面环绕的栅结构，大大提高了栅极对沟道的控制力，有效地抑制了短沟道效应。finfet沟道一般是轻掺杂甚至不掺杂的，避免了离散的掺杂原子的散射作用，同重掺杂的平面器件相比，载流子迁移率将会大大提高。finfet器件可以使用比传统更厚的栅氧化物，使得finfet器件的栅漏电流也会减小。finfet在20nm技术节点后取代了传统的平面cmos开始被大芯片生产商选择，现在广泛采用的是7nm工艺，台积电预计明年7月开始大批量生产5nm工艺芯片[5]。
[0006]
但是，finfet的工艺依旧依赖多次曝光等方法实现超小尺寸工艺，即在小尺寸下依旧需要较为复杂的工艺。
[0007]
参考文献：
[0008]
[1]a.k.kuna,k.kandpalandk.b.r.teja,"aninvestigationoffinfetbaseddigitalcircuitsforlowpowerapplications,"2017internationalconferenceoncircuit,powerandcomputingtechnologies(iccpct),kollam,2017,pp.1-6.doi:10.1109/iccpct.2017.8074280
[0009]
[2]高速npn锗硅异质结双极晶体管的设计与制作[j].钱文生,刘冬华,陈帆,陈雄斌,石晶,段文婷,胡君,黄景丰.固体电子学研究与进展.2012(05)
[0010]
[3]李平；李肇基.窄禁带源漏去金属氧化物半导体场效应晶体管级集成电路：中国，cn96117551.6[p].1997.11.19.
[0011]
[4]yue,changl,ahmeds,etal.finfetscalingto10nmgatelength[j].intelectrondevicesmeeting,2002:251
‑‑
254.
[0012]
[5]"7nmtechnology".tsmc.retrieved30june2019.


技术实现要素：

[0013]
本发明所要解决的技术问题是：提供一种新型数字门集成电路的结构，即非门、或非门、与非门，实现器件的小面积、大电流、低导通电阻，从而提高集成电路的集成度。
[0014]
本发明解决所述技术问题采用的技术方案是：一种新型数字门集成电路的结构，由一种新型mos管结构构成，结构为纵向结构，在纵向上分别设置有源极区域、半导体沟道区域以及漏极区域；在水平方向上四周环绕着栅极区域，栅极与沟道半导体区之间设置有栅介质层，底部漏极区域可通过引线孔从外侧引出，由此四面环栅的nmos管和pmos管级联形成非门、或非门、与非门，所述源极区域可以用单晶ge、多晶ge、赝晶ge、sige、碲镉汞、inp等窄禁带半导体材料。所述mos管在外圈的四面均有氧化层、多晶硅层，这样可以在提供四面的沟道。所述栅介质层为sio2、hfo2等常规栅介质材料。所述源极和漏极为金属电极，所述栅电极为n+多晶硅或者金属电极或者以上两者的结合。所述pmos管p-轻掺杂层、nmos管n-轻掺杂层，作为轻掺杂漏极。
[0015]
如图1、2所示，第一，新结构采用了窄禁带半导体材料锗作为源区，使器件中的寄生bjt发射结成为异质结，并且有β《《1的特点，可以从器件上彻底消除寄生bjt对bvds的影响，所以不再需要将衬底与源区短接到地(对于p型mosfet为vdd)的结构。
[0016]
第二，该结构的栅极环绕器件体区，所以当栅极加上合适的偏置时，会形成四面沟道，这样不但可以像finfet一样通过多面栅结构而加大栅控能力，甚至优于finfet的三面沟道，加大了栅控能力，提高了导通时的电流密度，减小了导通电阻。
[0017]
第三，新结构的沟道区不由光刻工艺完成，所以沟道长度不再受到光刻精度的限制。新结构中形成沟道的体区由外延工艺完成，外延层厚度即为沟道长度，所以省去了光刻所需的大量花费，以及为了达到所需精度而进行的如多次曝光等复杂工艺流程。现阶段，分子束外延工艺技术已能制备薄到几十个原子层的单晶薄膜，可以实现极短沟道长度。
[0018]
第四，新结构采用了功率mos结构，即在漏区的前端加入了n-漂移区结构，所以在耐压方面有着极大的提升，并且也能够有效抑制短沟道效应。如今，在极短沟道器件方面，因为finfet能够有效抑制短沟道效应，所以不管是研究还是市场都以finfet为主，但是，其短沟道效应的抑制原理是鳍形结构栅的控制能力强，所以finfet依旧遵循着摩尔定律，在电场强度和电流密度保持不变的前提下，电压与尺寸需等比例缩小，即器件的工作电压受到尺寸的限制。但是，新结构主要由n-漂移区耐压，器件的击穿电压不再与沟道长度有关，即突破了摩尔定律的限制，同时n-区天然地形成了ldd结构，能够有效的抑制短沟道效应。
[0019]
如图3所示，非门中，m1和m2的栅极可以共用。如图7所示，或非门中，m1和m4，m2和m3的栅极可以两两共用。如图11所示，与非门中，m1和m4，m2和m3的栅极可以两两共用。因此，不需要像finfet，用金属互联线再连接栅极，节省了工艺成本和面积。
[0020]
如图7所示，或非门中，m3和m4的漏极可以共用衬底。如图11所示，与非门中，m3和m4的漏极可以共用衬底。因此，不需要金属互联线连接，节省了工艺成本和面积。
[0021]
与现有的技术相比，本发明的亮点为：
[0022]
1.新结构使用窄禁带的锗作为源区，消除了mos型器件中固有的寄生bjt的影响，节省了大量用于衬底接触而开孔的面积。
[0023]
2.使用锗作为源区时采用了外延工艺，由于锗和硅本身存在应力，所以可以不用特别制备单晶或者赝晶，而直接使用多晶以优化工艺流程。
[0024]
3.可以使用除了锗以外的其他窄禁带的材料作为源区，如gesi、 hgte、inp等等，不同材料会在器件性能上造成一定的差异，可以按需求选择材料，增加了器件设计的灵活度和研究性。
[0025]
4.新结构在导通时形成四面沟道，可以有效的增加栅极对沟道的控制作用。
[0026]
5.新结构的沟道长度不再依赖光刻工艺，由外延工艺完成。可以在实现极短沟道长度的同时，简化工艺，降低成本，大大提高集成度。
[0027]
6.新结构采用了n-漂移区结构，使得电压可以不再和尺寸等比例减小。同时，天然形成的ldd结构也能够在小尺寸小有效的抑制短沟道效应。
[0028]
7.新的非门、与非门、或非门中的mos管的栅极可以两两共用，与非门、或非门中也有衬底的共用，这可以减少了金属线的使用，节约工艺成本和面积。
附图说明
[0029]
图1为新型的pmos管的基本结构；
[0030]
图2为新型的nmos管的基本结构；
[0031]
图3为新器件结构构成的非门的剖面图；
[0032]
图4为数字电路中非门电路图；
[0033]
图5为新器件结构构成的非门的外部整体结构图；
[0034]
图6为新器件结构构成的非门的俯视图；
[0035]
图7为新器件结构构成的或非门的剖面图；
[0036]
图8为数字电路中或非门电路图；
[0037]
图9为新器件结构构成的或非门的外部整体结构图；
[0038]
图10为新器件结构构成的或非门的俯视图；
[0039]
图11为新器件结构构成的与非门的剖面图；
[0040]
图12为数字电路中与非门电路图；
[0041]
图13为新器件结构构成的与非门的外部整体结构图；
[0042]
图14为新器件结构构成的与非门的俯视图；
[0043]
图15为finfet的基本结构；
[0044]
各图标号，101是sige(锗硅)，102是介质层sio2(二氧化硅等常规介质材料)，103是si(硅)，104是金属电极w(钨)，105是 polycrystalline silicon(多晶硅)，106是金属引线w(钨)。
具体实施方式
[0045]
一种新型数字门集成电路的结构，由一种新型mos管结构构成，结构为纵向结构，在纵向上分别设置有源极区域、半导体沟道区域以及漏极区域；在水平方向上四周环绕着栅极区域，栅极与沟道半导体区之间设置有栅介质层，底部漏极区域可通过引线孔从外侧
引出，由此四面环栅的nmos管和pmos管级联形成非门、或非门、与非门，其特征在于，所述源极区域可以用单晶ge、多晶ge、赝晶ge、sige、碲镉汞、 inp等窄禁带半导体材料。所述mos管在外圈的四面均有氧化层、多晶硅层，这样可以在提供四面的沟道。所述栅介质层为sio2、hfo2等常规栅介质材料。所述源极和漏极为金属电极，所述栅电极为n+多晶硅或者金属电极或者以上两者的结合。所述pmos管p-轻掺杂层、nmos 管n-轻掺杂层，作为轻掺杂漏极。
[0046]
本发明提供的一种新型数字门集成电路的结构，由并列设置的至少两个纵向mos管构成，所述纵向mos管包括顺次重叠的漏区、漂移区、沟道区、源区，栅介质区环绕沟道区，在各个纵向mos管中，包括至少一个mos管串联组，mos管串联组在电路关系上由一个pmos 管和一个nmos管串联构成(参见图4中m1和m2所指的mos管，以及图8中m82和m83所指的mos管)；在空间结构关系上，同一个 mos管串联组中的pmos管和nmos管共用同一个栅电极区(参见图5 中的105所指区域)；所述pmos管的漏区和源区为p+半导体，漂移区为p-半导体，沟道区为n+半导体；所述nmos管的漏区和源区为 n+半导体，漂移区为n-半导体，沟道区为p+半导体。
[0047]
实施例1
[0048]
参见图3～图6，本实施例为一个非门，由pmos管m1和nmos管 m2构成，图3示出了空间关系，pmos管m1和nmos管m2皆为纵向 mos管，位于pmos管m1底部的漏区和位于nmos管m2底部的漏区通过金属连接，二者构成了一个mos管串联组，共用一个栅电极区(图 3中的poly silicon所示)，两个mos管的电路连接关系如图4。
[0049]
pmos管m1和nmos管m2构成一个mos管串联，pmos管的沟道区和nmos管的沟道区皆嵌入同一个栅电极区，参见图5和图6，m1和 m2为两个mos管，多晶硅105同时作为m1和m2的栅电极围绕m1和 m2，换言之，m1和m2的沟道区嵌入栅电极区105。
[0050]
实施例2
[0051]
参见图7～图10，本实施例为或非门集成电路，包括串联于vdd端和gnd端的第八十一pmos管m81、第八十二pmos管m82和第八十三 nmos管m83，各mos管皆为纵向mos管；图7示出了空间结构关系。
[0052]
电路关系参见图8，第八十二pmos管m82的漏端和第八十三pmos 管m83的漏端连接于输出端，第八十四pmos管m84的漏端接输出端，源端接gnd端，第八十一pmos管m81的栅端和第八十三nmos管m83 的栅端相接，第八十二pmos管m82的栅端和第八十四nmos管m84的栅端相接；
[0053]
参见图9，第八十三nmos管m83和第八十二pmos管m82构成了一个mos管串联组，二者的沟道区皆嵌入第一个栅电极区，第八十一nmos管m81和第八十四pmos管m84的沟道区皆嵌入第二个栅电极区。
[0054]
实施例3
[0055]
参见图11～图14，本实施例为与非门集成电路，包括第九十四pmos 管m94、第九十三pmos管m93、第九十二nmos管m92和第九十一nmos 管m91，各mos管皆为纵向mos管；图11示出了空间结构关系。
[0056]
电路关系参见图12，第九十四pmos管m94的漏端、第九十三pmos 管m93的漏端和第九十二nmos管m92的漏端连接于输出端，第九十四pmos管m94的源端和第九十三pmos管m93的源端接vdd端，第九十二nmos管m92的源端通过第九十二nmos管m92接地gnd端，第九十二
nmos管m92和第九十三pmos管m93的栅端相接，第九十一nmos 管m91和第九十四pmos管m94栅端相接，
[0057]
第九十三pmos管m93和第九十二nmos管m92构成一个mos管串联组，二者的沟道区皆嵌入本实施例的第一个栅电极区，第九十一 nmos管m91和第九十四pmos管m94的沟道区皆嵌入本实施例的第二个栅电极区。
[0058]
所述源极区域材料为多晶ge或者赝晶ge。
[0059]
实施例4：
[0060]
本发明非门工艺实现流程：
[0061]
(a)硅晶圆准备；
[0062]
(b)生长一层牺牲材料(如氮化硅等)；
[0063]
(c)外延生长pmos晶体管漏极、沟道、源极；
[0064]
(d)剥离，再次生长牺牲材料；
[0065]
(e)外延生长nmos晶体管漏极、沟道、源极；
[0066]
(f)剥离后涂胶并光刻；
[0067]
(g)用光刻胶做掩膜，向下腐蚀外延生长的掺杂sige层和掺杂si 层；
[0068]
(h)各项异性生长sio2，再生长一层多晶硅做栅电极，洗掉光刻胶；
[0069]
(i)再次涂胶，光刻；
[0070]
(j)生长金属，制作金属引线孔。