半导体存储器器件的制作方法

1.本公开一般地涉及半导体器件，更具体地涉及半导体存储器器件及其形成方法。


背景技术：

2.半导体存储器器件通常可分为易失性存储器器件和非易失性存储(nvm)器件。电阻式随机存取存储器(rram)器件是一种用于高级计算系统的非易失性存储器(nvm)器件，例如用于使用基于二值神经网络(bnn)的技术的存储器内处理(pim)应用和机器学习(ml)应用。rram器件因为可以提供具有高并行编程速度和低功耗的高密度架构而适用于这样的应用。
3.典型的rram器件使用插入在两个电极之间的切换层。切换层通常是绝缘的。然而，当在电极之间施加足够大的电势差时，可以在切换层内形成导电丝(conductive filament)，从而使切换层导电。然而，导电丝通常在切换层内跨许多位置随机形成，从而使rram器件出现不希望的器件间可变性和周期间可变性。
4.因此，需要提供具有改进的器件性能的半导体存储器器件及其形成方法以克服或至少减轻上述缺点。


技术实现要素：

5.为了实现本公开的上述以及其他方面，提供了半导体存储器器件及其形成方法。
6.根据本公开的一方面，提供了一种存储器器件。该存储器器件包括具有第一电极、第二电极、切换层和过孔结构的存储器基元(memory cell)。所述第二电极邻近所述第一电极的一侧，并且所述切换层覆盖所述第一电极和所述第二电极的最上表面。所述过孔结构位于所述第二电极的所述最上表面上方。
7.根据本公开的另一方面，提供了一种半导体存储器器件。所述半导体存储器器件包括第一电极、第二电极、第三电极、第一绝缘元件、第二绝缘元件和切换层。所述第二电极和所述第三电极邻近并位于所述第一电极的横向(laterally)相反两侧。所述第一绝缘元件位于所述第一电极和所述第二电极之间，并且所述第二绝缘元件位于所述第一电极和所述第三电极之间。所述切换层覆盖所述第一电极、所述第二电极、所述第三电极、所述第一绝缘元件和所述第二绝缘元件的最上表面。
8.根据本公开的又一方面，提供了一种形成半导体存储器器件的方法。所述方法包括形成第一电极和邻近所述第一电极的第二电极。形成位于所述第一电极和所述第二电极之间的绝缘元件。形成覆盖所述第一电极和所述第二电极的最上表面的切换层。所述切换层、所述第一电极和所述第二电极形成所述存储器器件的存储器基元。
附图说明
9.通过阅读结合附图进行的以下详细描述，将更好地理解本公开的实施例：
10.图1是根据本公开的实施例的半导体存储器器件的截面图。
11.图2a至图2d是根据本公开的实施例的示出形成图1中的半导体存储器器件的方法的截面图。
12.图3是根据本公开的另一实施例的半导体存储器器件的截面图。
13.图4a至图4f是根据本公开的实施例的示出形成图3中的半导体存储器器件的方法的截面图。
14.图5示出了根据本公开的实施例的图1的半导体存储器器件中的模拟电场。
15.为了图示的简单和清楚，附图图示了一般的构造方式，并且可以省略公知的特征和技术的特定描述和细节，以避免不必要地使器件的所描述的实施例的讨论模糊。
16.另外，附图中的元素不一定按比例绘制。例如，附图中的一些元素的尺寸可能相对于其他元素被放大，以帮助提高对器件的实施例的理解。不同附图中的相同参考标号表示相同的元素，而相似的参考标号可以但不一定表示相似的元素。
具体实施方式
17.本公开一般地涉及半导体器件，更具体地涉及具有改进的器件性能的半导体存储器器件及其形成方法。
18.电阻式随机存取存储器(rram)基元通常包括一对电极和插入在该对电极之间的切换层。rram基元的切换层通常是绝缘的。
19.rram基元通过基于切换层的电阻在状态之间切换来工作。例如，当在一对电极之间施加足够大的电势差时，可能发生电介质击穿事件，并且随着在切换层内形成一根或多根导电丝，切换层变得导电。通过在该对电极之间施加足够小的电势差以断开所述一根或多根导电丝，切换层可以恢复到绝缘状态。
20.当切换层绝缘时，切换层具有相对高的电阻并且rram基元可被称为处于高电阻状态(hrs)。当切换层导电时，切换层具有相对低的电阻并且rram基元可被称为处于低电阻状态(lrs)。为了对rram基元进行编程，将rram基元从hrs切换到lrs。为了擦除rram基元，将rram基元从lrs切换到hrs。
21.现在结合附图详细描述本公开的各种实施例。应注意，相同和对应的元素通过使用相同的参考标号来表示。本文公开的实施例是示例性的，并不旨在穷举或限于本公开。
22.图1是根据本公开的实施例的存储器器件100的截面图。存储器器件100可以布置在半导体器件的存储器基元区域中，并且存储器器件100可以是存储器基元区域中以行和列的阵列构造布置的多个存储器器件的一部分。为清楚起见，仅示出了一个存储器器件。
23.存储器器件100可以包括多个存储器基元，其中包括第一存储器基元102和第二存储器基元104。每个存储器基元102、104可以是一位(one-bit)存储器基元。因此，存储器器件100可以是两位存储器器件。存储器器件100可以布置在基底绝缘层(未示出)上方，其中基底绝缘层可以是层间电介质层(ild)。在本公开的一个实施例中，存储器器件100为rram器件。
24.如图1所示，存储器器件100可以包括第一电极106。第一电极106可以是在第一和第二存储器基元102、104之间共享的公共电极。第一电极106可以被称为惰性电极。在本公开的一个实施例中，第一电极106可以包括惰性导电材料，例如但不限于钌、铂、氮化钛、氮化钽、其组合，或本领域技术人员已知的其他惰性导电材料。在本公开的另一实施例中，第
一电极106可具有约5至约10nm的范围内的厚度。
25.每个存储器基元102、104可以还分别包括第二电极108a、108b和绝缘元件110a、110b。第二电极108a、108b可以被称为活性电极。绝缘元件110a、110b可以被称为硬掩模元件。
26.参考第一存储器基元102，第二电极108a可以布置为邻近第一电极106的第一侧表面。在本公开的一个实施例中，第二电极108a可以具有与第一电极106的上表面基本共面的上表面。在本公开的另一实施例中，第二电极108a可以包括导电材料，例如但不限于钽、铪、钛、铜、银、钴、钨、其组合，或本领域技术人员已知的其他导电材料。在本公开的又一实施例中，第二电极108可具有约5至约30nm的范围内的厚度。
27.第一存储器基元102的绝缘元件110a可以布置在第一电极106和第二电极108a之间。绝缘元件110a可以直接接触第一电极106的第一侧表面和第二电极108a的第一侧表面。绝缘元件110a可以具有与第一和第二电极106、108a的上表面基本共面的最上表面。在本公开的一个实施例中，绝缘元件110可以还位于第二电极108a下方并获得“l形”轮廓。绝缘元件110a可以具有与第二电极108a的第二侧表面基本共面的侧表面；第二电极108a的第二侧表面与第一侧表面横向相反。在本公开的另一实施例中，绝缘元件110a可以包括电绝缘材料，例如但不限于各种金属氮化物，例如氮化硅，或本领域技术人员已知的其他电绝缘材料。在本公开的又一实施例中，绝缘元件110a可具有至多约10nm的厚度。
28.存储器器件100的第二存储器基元104可以是第一存储器基元102的镜像；第二存储器基元104关于通过第一电极106的中心的轴m具有镜像对称性。类似于第一存储器基元102，第二存储器基元104可以包括第二电极108b和绝缘元件110b。
29.存储器器件100还可以包括切换层112。切换层112可以覆盖并直接接触第一和第二存储器基元102、104的第一和第二电极106、108a、108b的上表面以及绝缘元件110a、110b的最上表面。如图1所示，切换层112可以完全在第一电极106的上表面上方延伸。切换层112可以包括具有低于绝缘元件110a、110b的电绝缘材料的电介质击穿电压的电介质材料。在本公开的一个实施例中，切换层112可以包括各种金属氧化物，例如氧化镁、氧化钽、氧化铪、氧化钛、氧化铝、氧化硅、其组合，或本领域技术人员已知的其他电介质材料。
30.切换层112可以配置有一定的厚度，使得在第一和第二电极106、108a、108b之间施加预定的电势差时，切换层112的状态可以在hrs和lrs之间切换。第一存储器基元102的操作所需的电压可进一步随技术节点和所制造的存储器基元的类型而变化。在本公开的一个实施例中，切换层112可具有约2至约10nm的范围内的厚度。
31.每个存储器基元102、104可以设置有分别电耦接到第二电极108a、108b的线结构114a、114b。应当理解，当一个元素被称为“连接”或“耦接”到另一元素时，该元素可以直接连接或耦接到另一元素，或者可能存在中间元素。相反，当一个元素被称为“直接连接”或“直接耦接”到另一元素时，不存在中间元素。
32.每个线结构114a、114b可以分别用作第一和第二存储器基元102、104的位线。在本公开的一个实施例中，可在线结构114a、114b和第二电极108a、108b之间布置导电过孔结构116a、116b。线结构114a、114b可以分别通过过孔结构116a、116b电耦接到第二电极108a、108b。过孔结构116a、116b可以延伸穿过切换层112以电耦接到第二电极108a、108b。线结构114a、114b和过孔结构116a、116b可以包括导电材料，例如但不限于铝、铜、钨、其合金、其组
合，或本领域技术人员已知的其他导电材料。
33.如上所述，存储器器件100可以是两位存储器器件。存储器器件100的第一位可以对应于第一存储器基元102的状态，并且存储器器件100的第二位可以对应于第二存储器基元104的状态。为了对第一存储器基元102进行编程，可以在第一存储器基元102的第一和第二电极106、108a之间施加足够大的电势差以在第一和第二电极106、108a之间形成一根或多根导电丝118a。一根或多根导电丝118a可以横向地形成在第一和第二电极106、108a之间。类似地，为了对第二存储器基元104进行编程，可以在第二存储器基元104的第一和第二电极106、108b之间施加足够大的电势差以在第一和第二电极106、108b之间形成一根或多根导电丝118b。一根或多根导电丝118b可以横向地形成在第一和第二电极106、108b之间。
34.由于在导电结构的拐角区域处产生的电场比非拐角区域的电场相对较强，因此这些相对较高的电场可以容易地促进用于在第一和第二存储器基元102、104内形成一根或多根导电丝的路径。此外，由于切换层112具有比绝缘元件110a、110b低的电介质击穿电压，因此可以预期，能够在第一存储器基元102的第一和第二电极106、108a的上拐角之间和第二存储器基元104的第一和第二电极106、108b的上拐角之间形成一根或多根导电丝118a、118b。当被施加足够大的电势差而引起切换层112的电介质击穿时，可以横向地在第一存储器基元102的第一和第二电极106、108a的上拐角之间以及横向地在第二存储器基元104的第一和第二电极106、108b的上拐角之间形成一根或多根导电丝118a。
35.一根或多根导电丝118a、118b的形成可以分别基本限制在切换层112和绝缘元件110a、110b之间的界面处。一根或多根导电丝118a、118b被限制在界面处有利于最小化可形成导电丝118a、118b的位置的可变性。这种丝限制降低了导电丝118a、118b的随机性，进而降低了切换层112的电阻可变性。导电丝118的受控分布可导致期望的工艺稳定性，例如低器件间可变性和周期间可变性。
36.请注意，虽然在图1中不明显，但是一根或多根导电丝118a、118b可以形成在沿着位于相应存储器基元中的第一和第二电极106、108a、108b之间的绝缘元件110a、110b的任何位置。
37.第一和第二存储器基元102、104可通过其相应的线结构114a、114b被独立地读取或编程，从而为存储器器件100提供双位线读取/写入机制。对于双位线读取机制，例如在第一和第二存储器基元102、104被编程的情况下，相应存储器基元102、104的线结构114a、114b将读取相对高的电流电平。在另一示例中，在第一存储器基元102是唯一被编程的存储器基元的情况下，第一存储器基元102的线结构114a将读取相对高的电流电平，而第二存储器基元104的线结构114b将读取相对低的电流电平。
38.为了对存储器器件100进行写入或编程，可以在第一存储器基元102的第一和第二电极106、108a和/或第二存储器基元104的第一和第二电极106、108b之间施加足够大的电势差。例如，当存储器基元102、104都被编程时，存储器器件100可处于(11)状态。在另一示例中，当仅第一存储器基元102被编程而第二存储器基元104被擦除时，存储器器件100可处于(10)状态。同样地，当仅第二存储器基元104被编程而第一存储器基元102被擦除时，存储器器件100可处于(01)状态。
39.图2a至2d是根据本公开的实施例的示出形成图1中的存储器器件100的方法的截面图。某些结构例如可以使用已知的工艺和技术常规地制造，并且可以使用具体公开的工
艺和方法来实现本公开的各个方面。
40.如本文所使用的，“沉积技术”是指将一材料施加到另一材料(或衬底)上方的过程。用于沉积的示例性技术包括但不限于旋涂、溅射、化学气相沉积(cvd)、物理气相沉积(pvd)、分子束沉积(mbd)、脉冲激光沉积(pld)、液态源雾化化学沉积(lsmcd)或原子层沉积(ald)。
41.此外，“图案化技术”包括在形成所描述的图案、结构或开口时根据需要沉积材料或光致抗蚀剂，对材料或光致抗蚀剂进行图案化、曝光、显影、蚀刻、清洁和/或去除。用于图案化的技术的示例性例子包括但不限于湿法蚀刻光刻工艺、干法蚀刻光刻工艺或直接图案化工艺。这些技术可以使用具有所需导电类型的掺杂剂的掩模组和掩模层。
42.图2a示出了根据本公开的实施例的存储器器件100的第一电极106。存储器器件100可以形成在基底绝缘层(未示出)上方。存储器器件100可以是两位存储器器件并且可以包括用于形成第一存储器基元102的第一区域和用于形成第二存储器基元104的第二区域。第一存储器基元102和第二存储器基元104可以形成在第一电极106的横向相反两侧，并且可以分别形成存储器器件100的位基元(bit cell)。
43.第一电极106可通过使用沉积技术在基底绝缘层上方沉积惰性导电材料层(未示出)并且使用图案化技术图案化惰性导电材料层而形成。第一电极106可以是在第一和第二存储器基元102、104之间共享的公共电极。
44.可以使用沉积技术在第一电极106上方沉积绝缘材料层110。绝缘材料层110可以沉积在基底绝缘层和第一电极106上方。在本公开的一个实施例中，绝缘材料层110可以使用保形(conformal)沉积工艺(例如保形cvd工艺或ald工艺)沉积。
45.图2b示出了根据本公开的实施例的在分别形成用于每个存储器基元102、104的第二电极108a、108和绝缘元件110a、110b之后的存储器器件100。可以使用沉积技术在绝缘材料层110上方沉积导电材料。可以执行平面化技术，例如化学机械平面化(cmp)工艺，以去除部分导电材料和绝缘材料110，以分别形成第一和第二存储器基元102、104的第二电极108a、108以及绝缘元件110a、110b。
46.在平面化技术之后可以暴露第一电极106的上表面。平面化技术有利地在存储器器件100上方形成基本平面的形貌，即第一和第二电极106、108a、108b的上表面与绝缘元件110a、110b的最上表面基本共面。
47.虽然图2b未示出，但是可以执行图案化技术以限定和电隔离多个存储器器件，其中包括存储器器件100。图案化技术可以包括使用光致抗蚀剂掩模或掩模版来形成以行和列的阵列构造布置的多个存储器器件。
48.图2c示出了根据本公开的实施例的在形成切换层112之后的存储器器件100。可以使用沉积技术在存储器器件100上方沉积电介质材料层以形成切换层112。可以预期切换层112获得与由第一和第二电极106、180a、108b的上表面和绝缘元件110a、110b的最上表面形成的平面形貌基本类似的平面形貌。由于基本平面的形貌，用于形成切换层112的沉积技术可以被有效地控制并且可以不受诸如光刻之类的其他工艺限制的影响。因此，可以形成厚度基本均匀的薄切换层。可能需要基本均匀的薄切换层，因为它们在存储器器件的工作期间提供稳定的丝路径形成和降低的切换电压。
49.图2d示出了根据本公开的实施例的在形成相应存储器基元102、104的线结构
114a、114b和过孔结构116a、116b之后的存储器器件100。可以使用沉积技术在切换层112上方沉积电介质层120。电介质层120可以被称为ild层。可以在电介质层120中形成开口和/或沟槽，并且可以在开口和/或沟槽中沉积导电材料以形成线结构114a、114b和/或过孔结构116a、116b。应当理解，过孔结构116a、116b和线结构114a、114b可以单独地形成，或者可以在单个沉积工艺中同时形成。在本公开的一个实施例中，线结构114a、114b可以用作相应的第一和第二存储器基元102、104的位线。
50.图3是根据本公开的实施例的存储器器件300的截面图。存储器器件300可以布置在半导体器件的存储器基元区域中，并且存储器器件300可以是存储器基元区域中以行和列的阵列构造布置的多个存储器器件的一部分。为清楚起见，仅示出了一个存储器器件。
51.类似于图1中的存储器器件100，存储器器件300可以包括多个存储器基元，其中包括第一存储器基元302和第二存储器基元304。每个存储器基元302、304可以是一位存储器基元。因此，存储器器件300可以是两位存储器器件。存储器器件300可以布置在基底绝缘层(未示出)上方，其中基底绝缘层可以是层间电介质层(ild)。在本公开的一个实施例中，存储器器件300为rram器件。
52.如图3所示，每个存储器基元302、304可以分别包括第一电极306a、306b。第一电极306a、306b可以被称为惰性电极。第一电极306a、306b可以获得“l形”轮廓，并且电介质层322可以布置在第一电极306a、306b上方。电介质层322可以被称为ild层。在本公开的一个实施例中，第一电极306a、306的最上表面与电介质层322的上表面可以基本共面。在本公开的另一实施例中，第一电极306a、306b可以包括惰性导电材料，例如但不限于钌、铂、氮化钛、氮化钽、其组合，或本领域技术人员已知的其他惰性导电材料。艺术。在本公开的又一实施例中，第一电极306a、306b可具有约5至约10nm的范围内的厚度。
53.存储器器件300可以包括布置在第一电极306a、306b之间的第二电极308。第二电极308可以是在第一和第二存储器基元302、304之间共享的公共电极。第二电极308可以被称为活性电极。在本公开的一个实施例中，第二电极308可以具有与第一电极306的最上表面基本共面的上表面。在本公开的另一实施例中，第二电极308可以包括导电材料，例如但不限于钽、铪、钛、铜、银、钴、钨、其组合，或本领域技术人员已知的其他导电材料。在本公开的又一实施例中，第二电极308可具有约5至约30nm的范围内的厚度。
54.存储器器件300还可以包括绝缘元件310。绝缘元件310可以被称为硬掩模元件。绝缘元件310可以布置在第一电极306a、306b和第二电极308之间。绝缘元件310可以直接接触第二电极308的侧表面。另外，绝缘元件310可以位于第二电极308下方并获得“u形”轮廓，将第二电极308与基底绝缘层分隔开。在本公开的一个实施例中，绝缘元件310可以具有与第二电极308的上表面基本共面的最上表面。在本公开的另一实施例中，绝缘元件310包括电绝缘材料，例如但不限于各种金属氮化物，例如氮化硅，或本领域技术人员已知的其他电绝缘材料。在本公开的又一实施例中，绝缘元件310可具有至多约10nm的厚度。
55.存储器器件300还可以包括切换层312。切换层312可以覆盖并直接接触电介质层322、第一电极306a、306b、绝缘元件310和第二电极308。如图3所示，切换层112可以完全在第一电极306a、306b的最上表面上方延伸。切换层312可以包括具有比绝缘元件310的电绝缘材料低的电介质击穿电压的电介质材料。在本公开的一个实施例中，切换层312可以包括各种金属氧化物，例如氧化镁、氧化钽、氧化铪、氧化钛、氧化铝、氧化硅、其组合，或本领域
技术人员已知的其他电介质材料。在本公开的另一实施例中，切换层312可具有约2至约10nm的范围内的厚度。
56.存储器器件300可以设置有线结构314。线结构314可用作存储器器件300的位线。在本公开的一个实施例中，可提供导电过孔结构316以电耦接线结构314和第二电极308。过孔结构316可以延伸穿过切换层312以电耦接到第二电极308。线结构314和过孔结构316可以包括导电材料，例如但不限于铝、铜、钨、其合金、其组合，或本领域技术人员已知的其他导电材料。
57.如上所述，存储器器件300可以是两位存储器器件。类似于存储器器件100，存储器器件300的第一存储器基元302可通过在第一存储器基元302的第一和第二电极306a、308之间施加足够大的电势差以在第一和第二电极306a、308之间形成一根或多根导电丝318a来编程。类似地，存储器器件300的第二存储器基元304可通过在第二存储器基元304的第一和第二电极306b、308之间施加足够大的电势差以在第一和第二电极306b、308之间形成一根或多根导电丝318b来编程。
58.由于切换层312的电介质击穿电压低于绝缘元件310的电介质击穿电压，因此，可以预期，当被施加足够大的电势差以引起切换层312的电介质击穿时，可以在第一存储器基元302的第一和第二电极306a、308的上拐角之间以及第二存储器基元304的第一和第二电极306b、308的上拐角之间形成一根或多根导电丝318a、318b。一根或多根导电丝318a、318b的形成基本限制在切换层312与绝缘元件310之间的界面处；一根或多根导电丝318a、318b可以横向地形成在第一存储器基元302的第一和第二电极306a、308的上拐角之间以及横向地形成在第二存储器基元304的第一和第二电极306b、308的上拐角之间。
59.可通过线结构314读取第一和第二存储器基元302、304的状态。例如，在第一和第二存储器基元302、304被编程的情况下，线结构314将读取第一电流电平。在另一示例中，在第一和第二存储器基元302、304被擦除的情况下，线结构314将读取第二电流电平，第二电流电平低于第一电流电平。在另一示例中，在第一存储器基元302是唯一被编程的存储器基元的情况下，线结构314将读取第三电流电平，第三电流电平低于第一电流电平并高于第二电流电平。在本公开的一个实施例中，第三电流电平约为第一电流电平的电流电平的一半。
60.为了对存储器器件300进行写入或编程，可以向第一存储器基元302和/或第二存储器基元304施加足够大的电势差。例如，当存储器基元302、304都被编程时，存储器器件300可处于(11)状态。在另一示例中，当仅第一存储器基元302被编程而第二存储器基元304被擦除时，存储器器件300可处于(10)状态。在又一示例中，当仅第二存储器基元304被编程而第一存储器基元302被擦除时，存储器器件300可处于(01)状态，
61.图4a至4f是根据本公开的实施例的示出形成图3中的存储器器件300的方法的截面图。某些结构例如可以使用已知的工艺和技术常规地制造，并且可以使用具体公开的工艺和方法来实现本公开的各个方面。
62.图4a示出了根据本公开的实施例的存储器器件300的绝缘元件的第一部分310'和第二电极308。绝缘元件的第一部分310'和第二电极308可以形成在基底绝缘层(未示出)上方。存储器器件300可以是两位存储器器件，并且可以包括用于形成第一存储器基元302的第一区域和用于形成第二存储器基元304的第二区域。第一和第二存储器基元302、304可以形成在第二电极308的横向相反两侧，并且可以分别形成存储器器件300的位基元。
63.可以使用各种沉积技术将第一绝缘材料层沉积在基底绝缘层上方并且可以将导电材料层沉积在第一绝缘材料层上方。可以使用图案化技术对第一绝缘材料层和导电材料层进行图案化，以分别形成绝缘元件的第一部分310'和第二电极308。图案化技术可以是一步或多步工艺。第二电极308可以是在第一和第二存储器基元302、304之间共享的公共电极。
64.图4b示出了根据本公开的实施例的在形成绝缘元件的第二部分310”之后的存储器器件300。可以使用沉积技术在第二电极308上方沉积第二绝缘材料层。第二绝缘材料层可以覆盖第二电极308的上表面和侧壁以及绝缘元件的第一部分310'的侧壁。此外，第二绝缘材料可以覆盖基底绝缘层。在本公开的一个实施例中，绝缘材料层可以使用保形沉积工艺(例如保形cvd工艺或ald工艺)沉积。
65.可以使用图案化技术对第二绝缘材料进行图案化以将部分第二绝缘材料保持在第二电极308的侧壁和绝缘元件的第一部分310'上，以形成绝缘元件的第二部分310”。绝缘元件的第一和第二部分310'、310”形成存储器器件300的绝缘元件310；绝缘元件的第一和第二部分310'、310”之间的界面由虚线划分。绝缘元件310可以使第二电极308嵌入其中。绝缘元件110可以被称为硬掩模元件。在图案化技术之后，可以暴露第二电极308的上表面。
66.将理解，绝缘元件的第一和第二部分310'、310”可以包括相同的绝缘材料以便于制造。然而，应当理解，绝缘元件的第一部分和第二部分310'、310”可以不必由相同的绝缘材料形成，即使图4b将它们示出为由相同的绝缘材料形成。还将理解，绝缘元件的第一部分和第二部分310'、310”可以具有不同的厚度，尽管图4b将它们示出为具有相似的厚度。例如，绝缘元件的第一部分310'的厚度可以大于第二部分310”的厚度。在本公开的一个实施例中，绝缘元件的第二部分310”可具有至多约10nm的厚度。
67.图4c示出了根据本公开的实施例的在沉积惰性导电材料层306和电介质材料层322之后的存储器器件300。惰性导电材料层306可以使用沉积技术沉积在绝缘元件310和第二电极308上方。在本公开的一个实施例中，惰性导电材料306可以使用保形沉积工艺(例如保形cvd工艺或ald工艺)沉积。惰性导电材料层可以覆盖基底绝缘层。
68.可以执行图案化技术以通过去除覆盖基底绝缘材料的惰性导电材料层306的一些部分来限定和电隔离多个存储器器件，其中包括存储器器件300。图案化技术可以包括使用光致抗蚀剂掩模或掩模版。电介质材料层322可以在图案化技术之后使用沉积技术沉积在惰性导电材料306上方以电隔离可以以行和列的阵列构造布置的多个存储器器件。
69.图4d示出了根据本公开的实施例的在形成其相应的第一和第二存储器基元302、304的第一电极306a、306b之后的存储器器件300。可以执行平面化技术，例如化学机械平面化(cmp)工艺，以去除位于第二电极308的上表面上方的电介质材料322的一部分和惰性导电材料层306的一部分以形成相应的第一和第二存储器基元302、304的第一电极306a、306b。在平面化技术之后，可以暴露第二电极308的上表面和绝缘元件310的最上表面。将理解，为了在存储器器件300上方获得基本平面的形貌，可以在平面化技术期间去除第二电极308和绝缘元件310的一部分。
70.图4e示出了根据本公开的实施例的在形成切换层312之后的存储器器件300。切换层312可以与图1中的切换层112同义。可以使用沉积技术在存储器器件300上方沉积电介质材料层以形成切换层312。可以预期切换层312获得基本相似的平面形貌。由于基本平面的
形貌，形成切换层312的沉积技术可以被有效地控制以形成具有基本均匀厚度的切换层312。
71.图4f示出了根据本公开的实施例的在形成线结构314和过孔结构316之后的存储器器件300。线结构314和过孔结构316可以与图1中的线结构114a/114b和过孔结构116a/116b同义。可以使用沉积技术在切换层312上方沉积电介质层320。可以在电介质层320中形成开口和/或沟槽，并且可以在开口和/或沟槽中沉积导电材料以在第二电极308上方形成过孔结构316和/或线结构314。过孔结构316和线结构314可以单独地形成，或者可以在单个沉积工艺中同时形成。在本公开的一个实施例中，线结构314可以用作存储器器件300的位线。
72.图5示出了根据本公开的实施例的当在第一和第二存储器基元102、104的第一和第二电极106、108a、108b之间施加足够大的电势差时，图1中的半导体存储器器件100的模拟电场。沿着第二电极108a、108b的上拐角和下拐角的电场强度可以高于非拐角区域的电场强度。这些较高的电场强度可以容易地促进用于在第一和第二电极106、108之间形成一根或多根导电丝118a、118b的路径。因为切换层112的电介质击穿电压低于绝缘元件110a、110b的电介质击穿电压，因此可以预期，在第一存储器基元102的第一和第二电极106、108a的上拐角之间以及第二存储器基元104的第一和第二电极106、108b的上拐角之间形成一根或多根导电丝118a、118b。因此，导电丝118a、118b的形成可以基本限制在切换层112和绝缘元件110a、110b之间的界面处。
73.如以上公开中所呈现的，提供了具有改进的器件性能的半导体存储器器件及其形成方法。存储器器件可以是具有两个一位存储器基元的rram器件。存储器器件可以包括一对电极、绝缘元件和切换层。
74.该对电极和绝缘元件形成基本平面的形貌，在其上形成有切换层。基本平面的形貌有利地能够形成被有效地控制的切换层，从而能够形成具有基本均匀的厚度的薄切换层。在存储器器件的工作期间，薄切换层有利地提供稳定的丝路径形成和降低的切换电压。
75.切换层可以具有比绝缘元件低的电介质击穿电压。当在该对电极之间施加足够大的电势差时，可以在该对电极之间横向地形成一根或多根导电丝。由于在该对电极的拐角区域处产生的电场通常强于非拐角区域，因此一根或多根导电丝可以基本限制在切换层和绝缘元件之间的界面处。此外，该界面提供了该对电极之间最短的导电路径。相应地，可以理解，该对电极之间的绝缘元件的厚度尽可能薄，以在该对电极之间形成相对短的导电路径。例如，在图4b中，绝缘元件310的第二部分310”可以形成为具有比第一部分310'薄的厚度以便于在第一和第二电极306a/306b、308之间形成短导电路径。短导电路径有利地降低了存储器器件工作期间的切换电压。导电丝的基本受限区域进一步有利地降低了hrs状态下的切换层的可变性并且提供了改进的高器件间控制和周期间控制。
76.此外，本公开中公开的存储器器件可以与使用cmos兼容材料的互补金属氧化物半导体(cmos)工艺兼容。将理解，虽然图1和图3中的存储器器件示出了每个存储器器件两个存储器基元，但是存储器器件可替代地包括更少(例如，一个存储器基元)或更多的存储器基元，因此存储器器件可具有不同的位数。
77.此外，存储器器件可以以具有交叉配置、三维(3d)配置、其组合，或本领域技术人员已知的任何其他配置的存储器阵列来配置，从而实现具有高并行编程速度和低功耗的高
密度架构。例如，3d配置可以通过分别重复图1和图3中的存储器器件100和300或其组合来实现3d配置。
78.说明书和权利要求中的术语“顶部”、“底部”、“上方”、“下方”等(如果有)是用于描述的目的，而不一定用于描述永久性的相对位置。应当理解，如此使用的术语在适当的情况下是可互换的，以使得本文描述的器件的实施例例如能够以不同于本文示出或以其他方式描述的取向操作。
79.此外，在以下描述中在第二特征上方或第二特征上形成第一特征可以包括其中第一和第二特征直接接触地形成的实施例，并且还可以包括其中可以形成介于第一和第二特征之间的附加特征而使得第一和第二特征可以不直接接触的实施例。
80.类似地，如果本文中将方法描述为包括一系列步骤，则本文中呈现的这样的步骤的顺序不一定是可以执行这些步骤的唯一顺序，所述步骤的特定步骤可以被省略和/或另外一些在此未描述的特定步骤可能被添加到该方法中。此外，术语“包括”、“包含”、“具有”及其任何变体旨在涵盖非排他性的包含内容，使得包括一系列元素的过程、方法、物品或器件不一定限于这些元素，而是可以包括未明确列出的或并非这些过程、方法、物品或器件所固有的其他元素。本文中短语“在实施例中”的出现不一定全都指示同一实施例。
81.此外，除非另有说明，否则在说明书和权利要求书中使用的所有表示材料的数量、比率和数值特性、反应条件等的数字应理解为在所有情况下都被术语“约”修饰。
82.此外，在整个说明书和权利要求书中所使用的近似语言可用于修饰在不导致与之相关的基本功能发生变化的情况下可允许变化的任何定量表示。因此，由诸如“近似”、“约”、“基本”之类的一个或多个术语修饰的值不限于所指定的精确值。在某些情况下，近似语言可以对应于用于测量该值的仪器的精度。在其他情况下，近似语言可以对应于半导体工业的正常容差范围内。例如，“基本共面”意味着在半导体工业的正常容差内基本在同一平面内，“基本垂直”意味着九十度加上或减去半导体工业的正常容差的角度。
83.尽管上面对器件的详细描述中已经给出了若干示例性实施例，但是应当理解，存在许多变型。还应当理解，实施例仅是示例，并非旨在以任何方式限制器件的范围、适用性、尺寸或配置。而是，上面的详细描述将为本领域技术人员提供实现器件的示例性实施例的便利指南，将理解，在不偏离所附权利要求中陈述的本公开范围的情况下，可以对示例性实施例中描述的元素的功能和布置及制造方法进行各种改变。