存储单元和存储器件的制作方法

存储单元和存储器件
1.相关申请的交叉引用
2.本技术要求于2020年12月29日提交的申请号为10-2020-0185964的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
3.本发明的各个实施例涉及半导体器件，并且更具体地，涉及具有改进的集成度的存储单元和存储器件。


背景技术：

4.由于二维(2d)存储器件的集成度主要是基于单位存储单元所占的面积来确定的，所以会受到精细图案化技术的影响。精细图案化通常需要非常昂贵的设备，但在提高二维存储器件的集成度方面仍然存在限制。为了提高集成度，提出了包括以三个维度布置的存储单元的三维存储器件。


技术实现要素：

5.本发明的实施例针对具有改进的集成度的存储单元和存储器件。
6.根据本发明的一个实施例，一种存储单元包括：衬底；有源层，其与衬底的表面间隔开并沿平行于衬底的表面的方向延伸；位线，其耦接到有源层的一侧并沿垂直于衬底的表面的方向延伸；电容器，其耦接到有源层的另一侧并与衬底的表面间隔开；以及字线，其与有源层垂直间隔开并沿与有源层相交的方向延伸，其中，该字线包括彼此面对的第一凹口状侧壁和第二凹口状侧壁。
7.根据本发明的另一个实施例，一种存储单元包括：衬底；位线，其沿垂直于衬底的表面的方向延伸；电容器，其与位线横向间隔开；以及晶体管，其位于位线与电容器之间，其中，该晶体管包括：有源层，其在位线与电容器之间横向延伸；以及凹口状字线和凹口状遮蔽字线，它们彼此面对并且在它们之间具有有源层。
8.根据本发明的另一个实施例，一种存储单元包括：衬底；位线，其沿垂直于衬底的表面的方向延伸；电容器，其与位线横向间隔开；有源层，其在位线与电容器之间横向延伸；凹口状字线和凹口状遮蔽字线，它们彼此面对并且有源层在它们之间；以及垂直单元隔离层，其支撑凹口状字线和凹口状遮蔽字线并沿垂直于衬底的表面的方向延伸。
9.根据本发明的另一个实施例，一种存储器件包括：衬底；存储单元阵列，其包括在垂直于衬底的表面的方向上堆叠的多个存储单元；以及单元隔离层，其沿存储单元被堆叠方向延伸并支撑存储单元，其中，每个存储单元包括：位线，其沿垂直于衬底的表面的方向延伸；电容器，其与位线横向间隔开；有源层，其在位线与电容器之间横向延伸；以及凹口状字线和凹口状遮蔽字线，它们彼此面对并且有源层在它们之间。
10.根据本发明的另一个实施例，一种存储单元包括：衬底；有源层，其与衬底的表面间隔开并包括沿平行于衬底的表面的方向延伸的沟道；位线，其耦接到有源层的一侧并沿
垂直于衬底的表面的方向延伸；电容器，其耦接到有源层的另一侧并与衬底的表面间隔开；以及字线，其与有源层垂直间隔开并沿与有源层相交的方向延伸，其中，有源层的沟道包括弧形侧壁，该弧形侧壁具有与字线垂直交叠的突出部。
附图说明
11.图1是示出根据本发明的实施例的存储器件的示意性结构的透视图。
12.图2a是沿图1中所示的线a-a’截取的截面图。
13.图2b是沿图2a中所示的线b-b’截取的单个存储单元的布局。
14.图2c是图2a所示的晶体管的详细视图。
15.图3是图2a所示的字线的详细布局。
16.图4a和4b是示出根据本发明的另一实施例的字线的布局。
17.图5a是示出根据本发明的另一实施例的单个存储单元的详细布局。
18.图5b是图5a中所示的有源层的详细平面图。
19.图5c是图5a中所示的字线和有源层的详细布局。
20.图6a和6b是说明根据本发明的另一实施例的存储器件的透视图。
具体实施方式
21.下面将参考附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同的形式实施并且不应被解释为限于这里阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并将本发明的范围完全传达给本领域技术人员。在整个本公开中，遍及本发明的各个图和实施例，相同的附图标记指代相同的部分。
22.以下，将参考附图详细描述本发明的各种实施例。
23.附图不必然按比例绘制，并且在某些情况下，比例可能已被夸大以清楚地示出实施例的特征。当第一层被称为在第二层“上”或在衬底“上”时，它不仅指第一层直接形成在第二层或衬底上的情况，而且还指第三层存在于第一层与第二层或衬底之间的情况。
24.根据本发明的实施例的存储器件可以包括多个存储单元，并且每个存储单元可以包括横向有源层、横向字线、垂直位线和横向电容器。
25.图1是示出根据本发明的实施例的存储器件的示意性结构的透视图。图2a是沿图1中所示的线a-a’截取的截面图。图2b是沿图2a中所示的线b-b’截取的单个存储单元的布局。图2c是图2a中所示的晶体管的详细视图。
26.参考图1、2a、2b和2c，存储器件100可以包括多个存储单元mc，并且存储单元mc可以位于衬底ls之上。存储单元mc可以沿第一方向d1自衬底ls垂直堆叠。存储单元mc可以包括动态随机存取存储器(dram)的存储单元。每个存储单元mc可以具有三维结构。
27.每个存储单元mc可以包括位线bl、晶体管tr、电容器cap和板线pl。位线bl可以在衬底ls之上沿第一方向d1垂直定向。沿第一方向d1堆叠的存储单元mc可以共享位线bl。晶体管tr和电容器cap可以从位线bl沿第二方向d2以横向布置来定位。第二方向d2可以与第一方向d1相交，且第三方向d3可以与第一方向d1和第二方向d2相交。存储单元mc可以包括具有1t-1c(1个晶体管-1个电容器)结构的三维(3d)dram的存储单元。晶体管tr可以包括字线wl。字线wl可以沿第三方向d3延伸。第三方向可以平行于衬底ls的上表面。板线pl可以在
沿第一方向d1垂直定向的同时沿第三方向d3延伸。板线pl可以耦接到电容器cap。
28.衬底ls可以是适合于半导体处理的材料，包括例如导电材料、介电材料和半导体材料中的至少一种。可以在衬底ls之上形成各种材料。衬底ls可以包括半导体衬底。衬底ls可以由包含硅的材料形成。衬底ls可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、它们的组合或它们的多层。衬底ls也可以包括其他半导体材料，例如锗。衬底ls可以包括iii/v族半导体衬底，例如，诸如gaas的化合物半导体衬底。衬底ls可以包括绝缘体上硅(soi)衬底。
29.衬底ls可以包括外围电路部分pc。该外围电路部分pc可以包括用于控制存储单元mc的多个控制电路。外围电路部分pc可以位于比存储单元mc低的位面。外围电路部分pc的至少一个控制电路可以包括n沟道晶体管、p沟道晶体管、cmos电路或其组合。外围电路部分pc的至少一个控制电路可以包括地址解码器电路、读取电路和写入电路。外围电路部分pc的至少一个控制电路可以包括平面沟道晶体管、凹陷沟道晶体管、埋栅晶体管、和鳍式沟道晶体管(finfet)等。
30.例如，外围电路部分pc可以包括感测放大器。该感测放大器可以耦接到存储单元mc的位线bl。外围电路部分pc还可以包括字线驱动器，并且该字线驱动器可以耦接到存储单元mc的字线wl。
31.尽管未示出，但是板线pl可以耦接到另一个外围电路部分或者可以耦接到衬底ls。
32.外围电路部分pc可以位于比存储单元阵列mca低的位面。因此，存储器件100可以具有puc(外围电路在存储单元下方)结构。
33.根据本发明的另一实施例，存储单元阵列mca可以位于外围电路部分pc下方。因此，存储器件100可以具有cup(存储单元在外围电路下方)结构。
34.位线bl的底部可以耦接到衬底ls。位线bl可以具有柱形。位线bl可以被称为垂直定向的位线或柱型位线。位线bl可以包括低电阻导电材料。位线bl可以包括多晶硅、金属、金属氮化物、金属硅化物或它们的组合。位线bl可以包括硅基材料、金属基材料或它们的组合。位线bl可以包括多晶硅、氮化钛、钨或它们的组合。例如，位线bl可以包括掺杂有n型杂质的多晶硅或氮化钛(tin)。位线bl可以包括氮化钛和钨的堆叠(tin/w)。位线bl还可以包括欧姆接触层，例如金属硅化物。位线bl可以包括柱型钨和围绕柱型钨的外壁的氮化钛。
35.位线接触节点blc可以形成在位线bl与第一源极/漏极区sr之间。位线接触节点blc可以围绕位线bl。位线接触节点blc可以垂直于衬底ls沿第一方向d1延伸。位线接触节点blc可以包括多晶硅、金属、金属氮化物、金属硅化物或它们的组合。位线接触节点blc可以包括硅基材料、金属基材料或它们的组合。位线接触节点blc可以包括多晶硅、氮化钛、钨或它们的组合。例如，位线接触节点blc可以包括掺杂有n型杂质的多晶硅(以下被称为n型掺杂多晶硅)。根据本发明的另一实施例，位线接触节点blc可以包括n型掺杂多晶硅和氮化钛(tin)的堆叠。
36.晶体管tr可以包括有源层act和字线wl。有源层act可以在位线bl与电容器cap之间沿第二方向d2横向定向。有源层act可以从位线bl延伸到电容器cap。有源层act可以包括沟道ch、第一源极/漏极区sr和第二源极/漏极区dr。第一源极/漏极区sr可以耦接到位线bl，且第二源极/漏极区dr可以耦接到电容器cap。沟道ch可以横向地位于第一源极/漏极区
sr与第二源极/漏极区dr之间。字线wl可以沿第三方向d3延伸并且与沟道交叠。字线wl的两个边缘部分可以分别与第一源极/漏极区sr和第二源极/漏极区dr部分地交叠。晶体管tr可以包括横向晶体管。
37.有源层act可以包括半导体材料。有源层act可以包括含硅层或含硅锗层。例如，有源层act可以包括掺杂多晶硅、未掺杂多晶硅、非晶硅、硅锗或它们的组合。有源层act可以包括纳米线或纳米片，并且纳米线和纳米片可以由半导体材料形成。
38.根据本发明的另一实施例，有源层act可以包括氧化物半导体材料。根据本发明的另一个实施例，有源层act可以包括过渡金属和硫属元素的化合物。有源层act可以包括ingazno
x
(igzo)、insnzno
x
、znsno
x
、mos2、ws2或mose2。第一源极/漏极区sr和第二源极/漏极区dr可以分别位于有源层act的两端。例如，第一源极/漏极区sr和第二源极/漏极区dr可以通过杂质的离子注入或等离子体掺杂而形成在有源层act的两端。
39.字线wl可以包括在第二方向d2上彼此面对的凹口状侧壁。例如，图1所示的字线wl包括在其每个侧壁中沿第三方向d3间隔开的多个矩形形状的凹口。字线wl可以具有与有源层act的上表面和下表面相交的线性形状。字线wl可以包括低电阻导电材料。字线wl可以包括低电阻金属材料。字线wl可以包括多晶硅、金属、金属氮化物、金属硅化物或它们的组合。字线wl可以包括硅基材料、金属基材料或它们的组合。字线wl可以包括钨(w)、氮化钛(tin)、氮化钽(tan)、碳氮化钽(tacn)、钼(mo)、氮化钼(mon)、钌(ru)、钴(co)、或它们的组合。字线wl可以包括多晶硅、氮化钛、钨或它们的组合。例如，字线wl可以包括氮化钛和钨的堆叠(tin/w)。字线wl可以包括n型功函数材料或p型功函数材料。n型功函数材料可以具有约4.5或更小的低功函数，而p型功函数材料可以具有约4.5或更大的高功函数。字线wl可以包括阻隔材料bm和栅电极gm的堆叠。阻隔材料bm可以包括氮化钛，且栅电极gm可以包括钨。阻隔材料bm可以部分地围绕栅电极gm。例如，栅电极gm的与位线bl相邻的一侧可以不被阻隔材料bm覆盖。栅电极gm的与电容器cap相邻的另一侧可以被阻隔材料bm覆盖。栅电极gm的上表面和下表面可以被阻隔材料bm覆盖。
40.根据本发明的实施例，每个存储单元mc可以包括彼此面对的一对字线wl，有源层act置于该对字线wl之间。例如，在该对字线wl中，位于有源层act之上的字线wl可以被称为上层级字线，且位于有源层act之下的字线wl可以被称为下层级字线wl。该对字线wl可以由相同的材料形成。该对字线wl可以具有不同的电位。例如，在每个存储单元mc中，可以将字线驱动电压施加到上层级字线wl，并且可以将地电压施加到下层级字线wl。下层级字线wl可以用于阻挡在第一方向d1上垂直定位的存储单元mc之间上层级字线wl的干扰。下层级字线wl可以被称为背字线或遮蔽字线。根据本发明的另一实施例，可以将字线驱动电压施加到下层级字线wl，并且可以将地电压施加到上层级字线wl。上层级字线wl可以用于阻挡在第一方向d1上垂直定位的存储单元mc之间下层级字线wl的干扰。下层级字线wl和上层级字线wl中的每一个都可以包括阻隔材料bm和栅电极gm的堆叠。如上所述，字线wl可以具有双字线结构。根据本发明的另一实施例，一对字线wl可以具有相同的电位。
41.栅极介电层gd可以位于字线wl与有源层act之间。栅极介电层gd可以包括氧化硅、氮化硅、高介电常数材料、铁电材料、反铁电材料或它们的组合。栅极介电层gd可以包括sio2、si3n4、hfo2、al2o3、zro2、alon、hfon、hfsio、以及hfsion等。
42.返回参考图2c，晶体管tr可以包括沿第二方向d2延伸的有源层act和彼此面对且
被有源层act置于其间的字线wl。字线wl可以包括阻隔材料bm和栅电极gm的堆叠。有源层act可以包括第一源极/漏极区sr、第二源极/漏极区dr以及在第一源极/漏极区sr与第二源极/漏极区dr之间的沟道ch。字线wl和沟道ch可以在第一方向d1上彼此垂直交叠。沟道ch在第一方向d1上的厚度d11可以比第二源极/漏极区dr的厚度d12薄。沟道ch在第一方向d1上的厚度d11可以与第一源极/漏极区sr的厚度d13相同。沟道ch可以被称为薄沟道或薄体。上层级字线wl的下表面可以位于比第二源极/漏极区dr的上表面低的位面。下层级字线wl的上表面可以位于比第二源极/漏极区dr的下表面高的位面。
43.由于薄沟道ch，字线wl之间的距离变近，并且因此，在第一方向dl上堆叠的存储单元mc之间的间距可以减小。当存储单元mc之间的间距减小时，存储单元mc的集成度可以增大。
44.根据本发明的另一实施例，沟道ch在第一方向dl上的厚度d11可以小于第二源极/漏极区dr的厚度d12和第一源极/漏极区sr的厚度d13。换言之，第一源极/漏极区sr可以比沟道ch厚，与第二源极/漏极区dr相同。
45.电容器cap可以包括储存节点sn、介电层de和板节点pn。电容器cap的储存节点sn可以耦接到第二源极/漏极区dr。电容器cap的板节点pn可以耦接到板线pl。板节点pn和板线pl可以具有集成结构。
46.电容器cap可以包括金属-绝缘体-金属(mim)电容器。储存节点sn和板节点pn可以包括金属基材料。介电层de可以包括氧化硅、氮化硅、高k材料或它们的组合。高k材料可以具有比氧化硅高的介电常数。氧化硅(sio2)可以具有约3.9的介电常数，并且介电层de可以包括具有约4或更大的介电常数的高k材料。高k材料可以具有约20或更大的介电常数。高k材料可以包括氧化铪(hfo2)、氧化锆(zro2)、氧化铝(al2o3)、氧化镧(la2o3)、氧化钛(tio2)、氧化钽(ta2o5)、氧化铌(nb2o5)或钛酸锶(srtio3)。根据本发明的另一实施例，介电层de可以由包括两层或更多层上述高k材料的复合层形成。
47.介电层de可以由锆(zr)基氧化物形成。介电层de可以具有包括氧化锆(zro2)的堆叠结构。包括氧化锆(zro2)的堆叠结构可以包括za(zro2/al2o3)堆叠或zaz(zro2/al2o3/zro2)堆叠。za堆叠可以具有其中氧化铝(al2o3)堆叠在氧化锆(zro2)之上的结构。zaz堆叠可以具有其中氧化锆(zro2)、氧化铝(al2o3)和氧化锆(zro2)顺序堆叠的结构。za堆叠和zaz堆叠可以被称为氧化锆(zro2)基层。根据本发明的另一实施例，介电层de可以由铪(hf)基氧化物形成。介电层de可以具有包括氧化铪(hfo2)的堆叠结构。包括氧化铪(hfo2)的堆叠结构可以包括ha(hfo2/al2o3)堆叠或hah(hfo2/al2o3/hfo2)堆叠。ha堆叠可以具有其中氧化铝(al2o3)堆叠在氧化铪(hfo2)之上的结构。hah堆叠可以具有其中氧化铪(hfo2)、氧化铝(al2o3)和氧化铪(hfo2)顺序堆叠的结构。ha堆叠和hah堆叠可以被称为氧化铪(hfo2)基层。在za堆叠、zaz堆叠、ha堆叠和hah堆叠中，氧化铝(al2o3)可以具有比氧化锆(zro2)和氧化铪(hfo2)更大的带隙。氧化铝(al2o3)可以具有低于氧化锆(zro2)和氧化铪(hfo2)的介电常数。因此，介电层de可以包括高k材料和高带隙材料的堆叠，该高带隙材料的带隙比高k材料的带隙大。除氧化铝(al2o3)之外，介电层de也可以包括氧化硅(sio2)作为高带隙材料。由于介电层de包含高带隙材料，所以可以抑制漏电流。高带隙材料可以非常薄。高带隙材料可以比高k材料薄。根据本发明的另一实施例，介电层de可以包括其中高k材料和高带隙材料交替地堆叠的层压结构。例如，介电层de可以包括zaza(zro2/al2o3/zro2/al2o3)、zazaz(zro2/
al2o3/zro2/al2o3/zro2)、haha(hfo2/al2o3/hfo2/al2o3)或hahah(hfo3/al2o3/hfo3/al2o3/hfo2)。在上述层压结构中，氧化铝(al2o3)可以非常薄。
48.根据本发明的另一个实施例，介电层de可以包括堆叠结构、层压结构或包括氧化锆、氧化铪和氧化铝的混合结构。
49.根据本发明的另一实施例，可以在储存节点sn与介电层de之间进一步形成用于改善漏电流的界面控制层。界面控制层可以包括氧化钛(tio2)。界面控制层也可以形成在板节点pn与介电层de之间。
50.储存节点sn和板节点pn可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或它们的组合。例如，储存节点sn和板节点pn可以包括钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)、钨(w)、氮化钨(wn)、钌(ru)、氧化钌(ruo2)、铱(ir)、氧化铱(iro2)、铂(pt)、钼(mo)、氧化钼(moo)、氮化钛/钨的堆叠(tin/w)、氮化钨/钨的堆叠(wn/w)。板节点(pn)可以包括金属基材料和硅基材料的组合。例如，板节点pn可以是氮化钛/硅锗/氮化钨的堆叠(tin/sige/wn)。在氮化钛/硅锗/氮化钨的堆叠(tin/sige/wn)中，硅锗可以作为填充储存节点sn的筒形内部的间隙填充材料，而氮化钛(tin)可以实质上用作电容器cap的板节点。氮化钨可以是低电阻材料。
51.储存节点sn可以具有三维结构，并且具有三维结构的储存节点sn可以具有平行于第二方向d2的横向三维结构。作为三维结构的示例，储存节点sn可以具有筒形形状、柱形形状或柱筒形状。在这里，该柱筒形状可以指合并了柱形形状和筒形形状的结构。
52.储存节点sn的一部分和介电层de的一部分可以部分地覆盖第二源极/漏极区dr的一侧的边缘。
53.单元隔离层lil和vil可以形成在各存储单元mc之间。单元隔离层lil和vil可以包括介电材料。单元隔离层lil和vil可以包括氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、碳氧化硅(sico)、碳氮化硅(sicn)或它们的组合。单元隔离层lil和vil可以包括横向单元隔离层lil和垂直单元隔离层vil。横向单元隔离层lil可以沿第二方向d2横向延伸，并且在这种情况下，它可以位于在第一方向d1上堆叠的存储单元mc之间。垂直单元隔离层vil可以沿第一方向d1垂直延伸，并且在这种情况下，它可以位于在第三方向d3上彼此相邻的存储单元mc之间。单元隔离层lil和vil可以保护字线wl免于塌陷和弯曲。单元隔离层lil和vil可以用作支撑字线wl的侧壁的支撑体。位线bl可以穿过垂直单元隔离层vil。垂直单元隔离层vil的一部分可以接触字线wl的一侧。
54.图3是图2a中所示的字线的详细布局。
55.参考图3，字线wl可以包括沿第三方向d3延伸的第一侧壁sw1和面向第一侧壁sw1的第二侧壁sw2。第一侧壁sw1可以包括第一平坦表面wlp1和第一凹陷表面wlr1。第一平坦表面wlp1和第一凹陷表面wlr1可以在第三方向d3上交替重复。第一平坦表面wlp1可以是平坦侧壁，并且第一凹陷表面wlr1可以是凹陷侧壁。第一凹陷表面wlr1可以具有例如矩形形状的轮廓，但是也可以使用其他轮廓。每个第一平坦表面wlp1可以与位线bl相邻。第一平坦表面wlp1和位线bl可以在第二方向d2上彼此横向相邻。第一凹陷表面wlr1可以与位线bl间隔开。第一平坦表面wlp1与位线bl之间的距离可以短于第一凹陷表面wlr1与位线bl之间的距离。
56.与第一侧壁swl一样，第二侧壁sw2可以包括第二平坦表面wlp2和第二凹陷表面
wlr2。第二平坦表面wlp2和第二凹陷表面wlr2可以在第三方向d3上交替重复。
57.第一平坦表面wlp1和第二平坦表面wlp2可以彼此面对。第一凹陷表面wlr1和第二凹陷表面wlr2可以彼此面对。第一平坦表面wlp1与第二平坦表面wlp2之间的距离d1可以长于第一凹陷表面wlr1与第二凹陷表面wlr2之间的距离d2。第一凹陷表面wlr1和第二凹陷表面wlr2可以具有平坦形状。例如，第一凹陷表面wlr1和第二凹陷表面wlr2中的每一个可以具有矩形凹口形状并且它们可以彼此对称。
58.如上所述，字线wl可以是凹口状字线，并且设置于第一侧壁swl和第二侧壁sw2上的凹口(即第一凹陷表面wlrl和第二凹陷表面wlr2)可以彼此对称。一对字线wl可以是相同的凹口状字线。第一凹陷表面wlr1和第二凹陷表面wlr2可以由单元隔离层lil和vil支撑。
59.通过形成凹口状字线，可以防止相邻存储单元之间发生的桥接效应。此外，通过形成凹口状字线，可以减小字线之间的电容。
60.图4a和4b是示出根据本发明的另一实施例的字线的布局。在图4a和4b中，第一平坦表面wlp1和第二平坦表面wlp2可以与图3中所示的第一平坦表面wlp1和第二平坦表面wpl2相同。
61.参考图4a，字线wl可以包括沿第三方向d3延伸的第一侧壁sw1和面向第一侧壁sw1的第二侧壁sw2。第一侧壁sw1可以包括第一平坦表面wlp1和第一凹陷表面wlr1’。第一平坦表面wlp1和第一凹陷表面wlr1’可以在第三方向d3上交替重复。第一平坦表面wlp1可以是平坦侧壁，并且第一凹陷表面wlr1’可以是凹陷侧壁。每个第一平坦表面wlp1可以邻近位线bl来定位。每个第一平坦表面wlp1可以在第二方向d2上与对应的位线对准，但是可以不与对应的位线bl接触。单元隔离层vil可以置于第一平坦表面wlp1与对应的位线之间。第一平坦表面wlp1与位线bl可以在第二方向d2上彼此横向相邻。第一凹陷表面wlr1’可以与位线bl间隔开。第一平坦表面wlp1与位线bl之间的距离可以短于第一凹陷表面wlr1’与位线bl之间的距离。
62.与第一侧壁swl一样，第二侧壁sw2可以包括第二平坦表面wlp2和第二凹陷表面wlr2’。第二平坦表面wlp2和第二凹陷表面wlr2’可以在第三方向d3上交替重复。
63.第一平坦表面wlp1和第二平坦表面wlp2可以彼此面对。第一凹陷表面wlr1’和第二凹陷表面wlr2’可以彼此面对。第一平坦表面wlp1和第二平坦表面wlp2之间的距离可以长于第一凹陷表面wlr1’和第二凹陷表面wlr2’之间的距离。第一凹陷表面wlr1’和第二凹陷表面wlr2’可以具有弧形形状或弯曲形状。例如，第一凹陷表面wlr1’和第二凹陷表面wlr2’可以分别具有半球形的凹口形状，并且它们可以彼此对称。
64.参考图4b，字线wl可以包括沿第三方向d3延伸的第一侧壁sw1和面向第一侧壁sw1的第二侧壁sw2。第一侧壁sw1可以包括第一平坦表面wlp1和第一凹陷表面wlr1”。与第一侧壁sw1一样，第二侧壁sw2可以包括第二平坦表面wlp2和第二凹陷表面wlr2”。
65.第一平坦表面wlp1和第二平坦表面wlp2可以彼此面对。第一凹陷表面wlr1”和第二凹陷表面wlr2”可以彼此面对。第一平坦表面wlp1和第二平坦表面wlp2之间的距离可以长于第一凹陷表面wlr1”和第二凹陷表面wlr2”之间的距离。第一凹陷表面wlr1”和第二凹陷表面wlr2”可以具有成角度的形状。例如，第一凹陷表面wlr1”和第二凹陷表面wlr2”可以分别具有三角形凹口形状，并且它们可以彼此对称。
66.图5a是示出根据本发明的另一实施例的单个存储单元mc’的详细布局。
67.参考图5a，存储单元mc’可以包括位线bl、晶体管tr、电容器cap和板线pl。
68.晶体管tr可以包括：有源层act’，其包括沟道ch’；以及在沟道ch’两侧的第一源极/漏极区sr’和第二源极/漏极区dr’。晶体管tr还可以包括与有源层act’垂直交叠的字线wl。有源层act’可以沿第二方向d2横向延伸。位线bl和位线接触节点blc可以耦接到有源层act’的一侧，即第一源极/漏极区sr’。电容器cap可以耦接到有源层act’的另一侧，即第二源极/漏极区dr’。
69.沟道ch’可以包括在第三方向d3上彼此对称的沟道突出部chp。沟道突出部chp之间的距离可以大于第一源极/漏极区sr’和第二源极/漏极区dr’在第三方向d3上的长度。字线wl可以沿第三方向d3延伸并且可以与有源层act’的沟道ch’垂直交叠。
70.图5b是图5a中所示的有源层act’的详细平面图。
71.参考图5b，有源层act’可以包括第一侧壁s1至第四侧壁s4。第一侧壁s1和第二侧壁s2可以在第二方向d2上彼此面对，且第三侧壁s3和第四侧壁s4可以在第三方向d3上彼此面对。第一侧壁s1和第二侧壁s2可以是平坦侧壁，且第三侧壁s3和第四侧壁s4可以是弧形侧壁或弯曲侧壁。
72.第三侧壁s3可以包括沟道突出部chp和弧形子侧壁s31和s32，并且该弧形子侧壁s31和s32彼此对称且沟道突出部chp位于它们之间。
73.第四侧壁s4可以包括沟道突出部chp和弧形子侧壁s41和s42，并且该弧形子侧壁s31和s32彼此对称且沟道突出部chp位于它们之间。
74.第三侧壁s3的沟道突出部chp和第四侧壁s4的沟道突出部chp可以在第三方向d3上彼此面对或者对齐。
75.图5c是图5a中所示的字线和有源层的详细布局。它示出了图5a的存储单元mc’的阵列的一部分。
76.参考图5c，字线wl可以包括沿第三方向d3延伸的凹口状第一侧壁sw1和面向第一侧壁sw1的凹口状第二侧壁sw2。第一侧壁sw1可以包括第一平坦表面wlp1和第一凹陷表面wlr1。第一平坦表面wlp1和第一凹陷表面wlr1可以在第三方向d3上交替重复。第一平坦表面wlp1可以是平坦侧壁，并且第一凹陷表面wlr1可以是凹陷的弯曲侧壁。
77.与第一侧壁sw1一样，第二侧壁sw2可以包括第二平坦表面wlp2和第二凹陷表面wlr2。第二平坦表面wlp2和第二凹陷表面wlr2可以在第三方向d3上交替重复。
78.第一平坦表面wlp1和第二平坦表面wlp2可以彼此面对。第一凹陷表面wlr1和第二凹陷表面wlr2可以彼此面对。第一平坦表面wlp1与第二平坦表面wlp2之间的距离可以长于第一凹陷表面wlr1与第二凹陷表面wlr2之间的距离。第一凹陷表面wlr1和第二凹陷表面wlr2可以具有弧形形状或弯曲形状。例如，第一凹陷表面wlr1和第二凹陷表面wlr2可以分别具有半球形的凹口形状，并且它们可以彼此对称。
79.字线wl和沟道ch’的沟道突出部chp可以彼此交叠。
80.在上述实施例中，可以使用onpn堆叠来形成个体存储单元mc。例如，可以依次堆叠氧化硅、第一氮化硅、多晶硅和第二氮化硅，并且然后第一氮化硅和第二氮化硅可以用字线来代替。
81.图6a和6b是示出根据本发明的另一实施例的存储器件的透视图。
82.参考图6a和6b，存储器件301和302中的每一个可以包括外围电路部分310和存储
单元阵列320。存储单元阵列320可以包括图1所示的存储单元阵列mca。存储单元阵列320可以包括dram存储单元阵列。存储单元阵列320可以包括如上所述的存储单元mc和mc’。
83.参考图6a，存储单元阵列320可以位于外围电路部分310上方。因此，存储器件301可以具有puc(外围电路在存储单元下方)结构。
84.参考图6b，存储单元阵列320可以位于外围电路部分310下方。因此，存储器件302可以具有cup(存储单元在外围电路下方)结构。
85.外围电路部分310可以包括例如半导体衬底312和布置在半导体衬底312之上的感测放大器313。感测放大器313可以包括具有作为沟道的半导体衬底312的晶体管，并且该晶体管可以是其沟道平行于半导体衬底312的表面的平面沟道晶体管。除了平面沟道晶体管之外，感测放大器313中的晶体管结构可以包括凹陷沟道晶体管、埋栅晶体管和鳍式沟道晶体管(finfet)。
86.存储单元阵列320的位线bl可以电连接到感测放大器313的晶体管。虽然未示出，但是位线bl和感测放大器313的晶体管可以通过多级金属线mlm相互耦接。该多级金属线mlm可以通过镶嵌工艺形成。
87.尽管未示出，但是根据本发明的另一个实施例，存储器件301和302中的每一个可以包括第一半导体衬底和接合到第一半导体衬底的第二半导体衬底。存储单元阵列320可以形成在第一半导体衬底之上，且外围电路部分310可以形成在第二半导体衬底之上。第一半导体衬底和第二半导体衬底中的每一个可以包括导电焊垫，并且第一半导体衬底和第二半导体衬底可以通过导电焊垫接合。因此，存储单元阵列320和外围电路部分310可以电连接。
88.根据本发明的实施例，存储器件可以包括以三个维度堆叠在衬底之上的晶体管和电容器。因此，可以提高存储器件的集成度。
89.根据本发明的实施例，遮蔽字线可以阻挡垂直定位在存储器件中的存储单元之间的干扰。
90.虽然已经针对具体实施例描述了本发明，但是对于本领域技术人员来说显而易见的是，在不脱离如以下权利要求中限定的本发明的精神和范围的情况下可以进行各种改变和修改。