一种半导体功率器件结构的制作方法

1.本实用新型涉及半导体技术领域，具体为一种半导体功率器件结构。


背景技术：

2.vdmosfet(高压功率mosfet)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在vdmosfet中，提高器件的击穿电压和减小器件的导通电阻是一对矛盾，超结mosfet采用新的耐压层结构，利用一系列的交替排列的p型和n型半导体薄层，在较低反向电压下将p型n型区耗尽，实现电荷相互补偿，从而使n型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率mosfet导通电阻的理论极限；而超结mosfet具有导通损耗低，栅极电荷低，开关速度快，器件发热小，能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。
3.超结mosfet总是希望在有源区发生击穿，但目前的结构会导致有可能在终端区发生击穿，因此如何改进器件结构，以避免击穿发生在终端区，且能够降低器件的电磁干扰是一个亟待解决的问题。


技术实现要素：

4.本实用新型的目的在于提供一种半导体功率器件结构，以解决上述提出的问题。
5.为实现上述目的，本实用新型提供了一种半导体功率器件结构，包括第一导电类型的衬底，所述衬底上部设置有第一导电类型的外延层，所述外延层的表面设置有若干个沟槽，所述沟槽内填充有第二导电类型的电介质，所述沟槽的上端设置有第二导电类型的阱区，所述阱区内设置有第一导电类型的源极，所述外延层的表面还设置有由氧化层包裹的栅极；
6.所述沟槽具有多个深度值，所述沟槽根据其深度渐变依次排列，形成波浪形分布。
7.优选的，所述沟槽包括第一沟槽和第二沟槽，所述第一沟槽和第二沟槽的深度不同，所述第一沟槽与第二沟槽间隔交错设置。
8.优选的，所述沟槽包括第三沟槽、第四沟槽和第五沟槽，所述第三沟槽、第四沟槽和第五沟槽的深度依次递增，所述第三沟槽的两侧设置第四沟槽，所述第四沟槽远离第三沟槽的一侧设置第五沟槽。
9.优选的，所述外延层具有从下至上掺杂浓度依次递增的多层结构，所述多层结构的分布根据沟槽的深度值设置。
10.优选的，所述多层结构的层数与沟槽的深度值相同。
11.优选的，所述多层结构的每一层的深度根据沟槽深度的变化设置。
12.优选的，所述半导体功率器件结构还包括金属层，所述金属层覆盖在所述外延层的表面
13.与现有技术相比，本实用新型具有如下有益效果：
14.本实用新型通过设置多个不同深度的沟槽，且上述沟槽根据其深度渐变依次排列形成波浪形分布，配合不同浓度的外延层多层结构的设置，能够有效降低器件emi,减小rdson,rdson，提升vb。
附图说明
15.图1为本实用新型第一实施例的半导体功率器件结构的剖视图；
16.图2为本实用新型第二实施例的半导体功率器件结构的剖视图；
17.图3a至图3f为本实用新型第一实施例的半导体功率器件结构的制作方法的流程图；
18.图中：1、衬底；21、第一外延层；22、第二外延层；23、第三外延层；24、第四外延层；25、第五外延层；31、第一沟槽；32、第二沟槽；33、第三沟槽；34、第四沟槽；35、第五沟槽；4、p柱；5、p阱区；6、源极；7、栅极；8、金属层。
具体实施方式
19.下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
20.第一实施例
21.图1示出了本实施例的半导体功率器件结构的剖面图，包括n型重掺杂的衬底1，衬底1上部设置有n型外延层，外延层的表面设置有若干个沟槽，沟槽内填充有p柱4，沟槽的上端设置有p阱区5，p阱区5内设置有n+的源极6，外延层的表面还设置有由氧化层包裹的栅极7，栅极7为栅极7多晶硅，金属层8覆盖在外延层的表面。
22.在本实施例中，沟槽具有2个深度值，具体为第一沟槽31和第二沟槽32，第一沟槽31比第二沟槽32浅，第一沟槽31与第二沟槽32间隔交错设置，即第一沟槽31的两侧为第二沟槽32，第二沟槽32的两侧也为第一沟槽31，第一沟槽31与第二沟槽32的分布形成波浪形分布。
23.为了使得耗尽时间可控，外延层具有从下至上掺杂浓度依次递增的多层结构，外延层多层结构的分布根据沟槽的深度值设置，多层结构的层数与沟槽的深度值相同，多层结构的每一层的深度根据沟槽深度的变化设置。在本实施例中，外延层为2层结构，其掺杂浓度较低的第二外延层22位于掺杂浓度较高的第一外延层21的下方，第一外延层21的厚度与第一沟槽31的深度相同，第二外延层22的厚度为第二沟槽32与第一沟槽31的深度差，第二沟槽32的底部与第二外延层22的底部齐平。
24.图3a至图3d示出了本实施例的半导体功率器件的制作办法，包括如下步骤：
25.步骤一、如图3a所示，提供一n型重掺杂的衬底1，衬底1上生长有依次生长有第二外延层22和第一外延层21，第一外延层21的掺杂浓度高于第二外延层22。由于在制作之前已经能够知晓第一沟槽31和第二沟槽32的具体深度，因此第一外延层21和第二外延层22的厚度也已知。
26.步骤二、如图3b所示，在第二外延层22的表面开设第一沟槽31和第二沟槽32。
27.步骤三、如图3c所示，在第一沟槽31和第二沟槽32内分别填充并形成p柱4。
28.步骤四、如图3d所示，在p柱4的上端注入并形成p阱区5。
29.步骤五、如图3e所示，在p阱区5内注入并形成n+的源极6。
30.步骤六、如图3f所示，在第一外延层21上方形成由氧化层包裹的栅极7，并在其表面覆盖金属层8，其具体形成过程为本领域的常用技术手段，在此不再详述。
31.第二实施例
32.本实施例与第一实施例的区别在于，本实施例的沟槽具有3个深度值，沟槽包括第三沟槽33、第四沟槽34和第五沟槽35，第三沟槽33、第四沟槽34和第五沟槽35的深度依次递增，第三沟槽33的两侧设置第四沟槽34，第四沟槽34远离第三沟槽33的一侧设置第五沟槽35，第三沟槽33、第四沟槽34和第五沟槽35的分布形成波浪形分布。
33.在本实施例中，外延层为3层结构，从上至下依次为第三外延层23、第四外延层24和第五外延层25，第三外延层23、第四外延层24和第五外延层25的掺杂浓度依次降低，第三外延层23的厚度与第三沟槽33的深度相同；第四外延层24的厚度为第四沟槽34与第三沟槽33的深度差，第四沟槽34的底部与第四外延层24的底部齐平；第五外延层25的厚度为第五沟槽35与第四沟槽34的深度差，第五沟槽35的底部与第五外延层25的底部齐平。
34.本实施例的制作方法可通过第一实施例的制作方法类推得到，再次不在赘述。
35.对于本领域技术人员而言，显然本实用新型不限于上述示范性实施例的细节，而且在不背离本实用新型的精神或基本特征的情况下，能够以其他的具体形式实现本实用新型。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本实用新型的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本实用新型内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
36.此外，应当理解，虽然本说明书根据实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。