功率器件的制作方法

1.本技术实施例涉及半导体器件领域，涉及但不限于一种功率器件。


背景技术：

2.在半导体功率器件的整个生命周期中，从制造、封装、运输，甚至在完成的半导体功率器件中，都时刻面临着静电放电(electro static discharge，esd)的冲击。当半导体功率器件积累的静电荷通过器件的电极流入器件的内部时，产生的瞬间电流或电压，会对器件造成损坏甚至失效。
3.因此，如何对半导体功率器件进行esd保护，成为了亟需解决的问题。


技术实现要素：

4.有鉴于此，本技术实施例提供一种功率器件。
5.本技术实施例提供一种功率器件，包括：
6.第一控制电极、第二控制电极、第一电极和第二电极；其中，所述第一电极与所述第二电极之间通过半导体材料连接；所述第二控制电极用于在所述第一控制电极上的电压作用下，切换所述第一电极与所述第二电极之间的导通或截止状态；
7.驱动电阻，连接在所述第一控制电极和第二控制电极之间；
8.静电保护组件，连接在所述第一控制电极与所述第一电极之间，用于在所述第一控制电极上出现静电电荷时导通并释放所述静电电荷。
9.在一些实施例中，所述静电保护组件，包括：串联的第一静电保护单元和第二静电保护单元；
10.所述第二控制电极还连接在所述第一静电保护单元和所述第二静电保护单元之间。
11.在一些实施例中，所述静电保护组件，包括：交替排布的p型半导体区域和n型半导体区域。
12.在一些实施例中，所述第一静电保护单元由x组交替排布的p型半导体区域和n型半导体区域构成；第二静电保护单元由y组交替排布的p型半导体区域和n型半导体区域构成。
13.在一些实施例中，所述功率器件，还包括：半导体衬底；
14.氧化层，覆盖在所述半导体衬底上；
15.多晶硅层，覆盖在所述氧化层上；所述多晶硅层中包括第一掺杂区域和第二掺杂区域；所述第一掺杂区域用于形成所述静电保护组件；所述第二掺杂区域用于形成所述驱动电阻。
16.在一些实施例中，所述多晶硅层上覆盖有导电层；
17.所述第一控制电极、第二控制电极和第一电极分别位于所述导电层的不同导电区域；所述不同导电区域之间具有隔离槽。
18.在一些实施例中，所述导电层与所述多晶硅层之间还具有隔离层；
19.所述隔离层，包括：分立多个隔离区域；
20.所述隔离区域位于所述不同导电区域之间的所述隔离槽内。
21.在一些实施例中，所述导电层中的所述第二控制电极还包括相互连接的第一接触结构和第二接触结构；
22.所述第一接触结构用于连接所述静电保护组件；
23.所述第二接触结构用于连接所述驱动电阻。
24.在一些实施例中，所述第一接触结构与静电保护组件的连接位置在第一静电保护单元和第二静电保护单元的交接区域。
25.在一些实施例中，所述第二接触结构与第二掺杂区域第一端的表面连接；所述第一控制电极与所述第二掺杂区域第二端的表面连接。
26.本技术实施例提供的技术方案具有如下有益效果：本技术实施例中的功率器件具有第一控制电极和第二控制电极，并将驱动电阻设置于第一控制电极和第二控制电极之间，将静电保护组件设置于第一控制电极与第一电极之间，这样，功率器件中能够同时集成了驱动电阻和静电保护组件，提高了功率器件的集成度，并提升了静电保护的效果。
附图说明
27.图1为本技术实施例提供的一种功率器件的等效电路图；
28.图2为本技术实施例提供的另一种功率器件的等效电路图；
29.图3为本技术实施例提供的一种静电保护结构的剖面图；
30.图4为本技术实施例提供的一种功率器件的局部剖面图；
31.图5为一种静电保护结构的等效电路图；
32.图6为本技术实施例提供的一种功率器件的俯视图；
33.图7为本技术实施例提供的又一种功率器件的等效电路图；
34.图8为本技术实施例提供的又一种功率器件的等效电路图。
具体实施方式
35.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
36.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
37.本技术实施例提供一种功率器件100，如图1所示，包括：
38.第一控制电极101、第二控制电极102、第一电极201和第二电极301；其中，所述第一电极201与所述第二电极301之间通过半导体材料连接；所述第二控制电极102用于在所述第一控制电极101上的电压作用下，切换所述第一电极201与所述第二电极301之间的导通或截止状态；
39.驱动电阻401，连接在所述第一控制电极101和第二控制电极102之间；
40.静电保护组件402，连接在所述第一控制电极101与所述第一电极201之间，用于在所述第一控制电极101上出现静电电荷时导通并释放所述静电电荷。
41.本技术实施例提供的功率器件包括但不限于igbt(insulated gate bipolar transistor，绝缘栅双极性晶体管)器件以及mos(metal-oxide-semiconductor field-effect transistor，金属-氧化物半导体场效应管)器件。
42.如果功率器件是igbt器件，第二控制电极可以用于连接igbt器件的栅极、第一电极以及第二电极则可以用于连接igbt器件的发射极或者集电极。
43.如果功率器件是mos器件，第二控制电极可以用于连接mos器件的栅极、第一电极以及第二电极则可以用于连接mos器件的源极或者是漏极。
44.第一控制电极与第二控制电极之间具有驱动电阻，第一控制电极的电压信号通过驱动电阻的分压到达第二控制电极。第二控制电极的电压用于控制功率器件的导通或者截止：当第二控制电极的电压高于功率器件的栅极开启电压且低于栅氧化层所能承受的最大电压时，第一电极和第二电极之间为导通状态；当第二控制电极的电压低于功率器件的栅极开启电压时，第一电极与第二电极之间不会导通，即功率器件为截止状态。
45.此外，如果第二控制电极的电压高于功率器件栅氧化层的击穿电压，会导致功率器件被击穿。也就是说，当功率器件的第一控制电极产生静电，则有可能通过第二控制电极击穿功率器件。
46.因此，在本技术实施例中，第一控制电极和第二控制电极之间具有驱动电阻。
47.这样，功率器件的控制电极即第一控制电极上的电压会先经过驱动电阻的分压，进而减少静电带来的高电压直接被施加在第二控制电极上，导致功率器件被击穿，进而达到保护功率器件的作用。
48.此外，在本技术实施例中，第一控制电极和第一电极之间还具有一个静电保护组件，静电保护组件用于在第一控制电极和第一电极之间提供静电泄露通道。静电保护组件与驱动电阻和功率器件并联。
49.由于第一控制电极用于将外部的电压源的信号加载到功率器件上，第一控制电极容易受到静电作用，即产生高电压。因此，静电保护组件和驱动电阻可以起到静电保护的作用。
50.在一些实施例中，当第一控制电极出现异常过压时，异常电压在通过静电保护组件时可以进行正向压降来降低异常电压。
51.在一些实施例中，当第一控制电极出现异常过压时，异常电压在通过静电保护组件时可以通过击穿静电保护组件来释放异常电压，从而保护功率器件。
52.在一些实施例中，当第一控制电极出现异常过压时，异常电压在通过静电保护组件时可以将过压箝住在一个安全电压范围内，从而对功率器件进行保护。
53.本技术实施例中提供的上述功率器件，具有第一控制电极和第二控制电极，并将驱动电阻设置于第一控制电极和第二控制电极之间，将静电保护组件设置于第一控制电极与第一电极之间，驱动电阻用于避免器件开关速率过快导致器件被击穿，静电保护组件用于在第一控制电极和第一电极之间提供静电泄露通道。
54.这样，功率器件中能够同时集成了驱动电阻和静电保护组件，提高了功率器件的
集成度，并提升了静电保护的效果。
55.在一些实施例中，如图2所示，所述静电保护组件402，包括：串联的第一静电保护单元403和第二静电保护单元404；
56.所述第二控制电极还连接在所述第一静电保护单元和所述第二静电保护单元之间。
57.这样第一控制电极和第一电极之间的静电保护组件可以作为静电的放电通路，第一控制电极上的静电电荷可以通过静电保护组件，泄放至第一电极，从而保护功率器件。第二控制电极与第一电极之间的第二静电保护单元，则可以作为另一放电通路，将第二控制电极上的静电电荷泄放至第一电极，从而提高了静电保护的效果。
58.在一些实施例中，如图3所示的静电保护组件402，包括：交替排布的p型半导体区域和n型半导体区域。
59.通过对半导体材料进行多次掺杂可以形成交替排布的p型半导体区域和n型半导体区域，所述交替排布的p型半导体区域和n型半导体区域用于形成静电保护组件。其中在半导体材料中掺杂p型离子形成p型半导体区域，在半导体材料中掺杂n型离子形成n型半导体区域。相邻的一个p型半导体区域和一个n型半导体区域可以构成pn结。其中，半导体材料可以是多晶硅或锗等，掺杂方式包括但不限于热扩散和离子注入。
60.图3仅为一个实施例的示意图，图中p型区域和n型区域的位置和数量均可以改变。
61.在一些实施例中，如图3所示，所述第一静电保护单元403由交替排布的p型半导体区域和n型半导体区域构成；第二静电保护单元404由交替排布的p型半导体区域和n型半导体区域构成；
62.静电保护组件的第一静电保护单元可以由至少一个pn结组成，可以起到分压作用，第一静电保护单元还可以与驱动电阻一起起到均流的效果。
63.静电保护组件的第二静电保护单元也可以由至少一个pn结组成，第二静电保护组件用于将第二控制电极的电压箝在高于功率器件的栅极开启电压且低于栅氧化层所能承受的最大电压之间。
64.在一些实施例中，如图4所示，所述功率器件100，还包括：半导体衬底110；
65.氧化层120，覆盖在所述半导体衬底110上；
66.多晶硅层130，覆盖在所述氧化层120上；所述多晶硅层130中包括第一掺杂区域501和第二掺杂区域502；所述第一掺杂区域501用于形成所述静电保护组件403；所述第二掺杂区域502用于形成所述驱动电阻401。
67.在一些实施例中，上述第一掺杂区域501与第二掺杂区域502之间可以由介质层131相互隔离。
68.所述半导体衬底可以包括p型半导体材料衬底，例如为硅(si)衬底或者锗(ge)衬底等、n型半导体衬底，例如磷化铟(inp)衬底、复合半导体材料衬底，例如为锗硅(sige)衬底等、绝缘体上硅(soi)衬底以及绝缘体上锗(geoi)衬底等。在半导体衬底上进行氧化工艺形成氧化层，所述氧化工艺包括但不限于湿氧氧化和干氧氧化工艺。
69.在一些实施例中，可以在氧化层上形成多晶硅层，所述形成多晶硅层的方式包括但不限于生长工艺和沉积工艺，其中沉积工艺包括但不限于干、湿扩散、低压化学气相淀积以及原位蒸汽反应等。
70.在一些实施例中，可以在氧化层上先形成介质层，然后在介质层上沉积一层光刻胶，采用图案化的掩膜版与光刻胶层对准曝光，之后去除非聚合的光刻胶层，如此形成第一掺杂区域和第二掺杂区域的开口，然后在第一掺杂区域和第二掺杂区域中采用沉积工艺或生长工艺在开口内形成多晶硅。第一掺杂区域和第二掺杂区域被介质层隔开，沉积的介质层材料可以为硼磷硅玻璃(boro-phospho-silicate glass，bpsg)。
71.在一些实施例中，可以通过在多晶硅层中进行掺杂形成第一掺杂区域和第二掺杂区域，即第一掺杂区域和第二掺杂区域被多晶硅层隔开。所述掺杂方式包括但不限于热扩散和离子注入工艺，所述掺杂离子可以是n型离子和p型离子，其中，n型离子主要包括磷、砷以及锑等元素，p型离子主要包括硼以及铟等元素。
72.在一些实施例中，形成第一掺杂区域的方式可以是：先在多晶硅层上沉积一层光刻胶，采用图案化的掩膜版与光刻胶层对准曝光，形成多个开口，所述多个开口的位置与多晶硅上所有需要注入p型离子的区域一一对准，然后采用第一次离子注入，注入p型离子或n型离子，第一掺杂区域内所有的p型离子区域或n型离子区域形成。然后在已经形成了p型离子注入区域上，覆盖阻挡层，然后对第一掺杂区域的剩余区域进行第二次离子注入，注入离子为n型离子(当第一次注入的离子为p型离子时)或p型离子(当第一次注入的离子为n型离子时)，第一掺杂区域内的所有的n型离子区域形成。对第一掺杂区域完成p型离子和n型离子注入后，再进行退火，如此便在第一掺杂区域内就形成了多个pn结和/或np结的组合，即形成了静电保护组件。
73.例如，当掺杂区域为pnpnpn时，需要进行2次光刻-离子注入-去除非聚合光刻胶的步骤。
74.在一些实施例中，形成第一掺杂区域的方式可以是：首先在多晶硅层上沉积一层光刻胶，采用图案化的掩膜版与光刻胶层对准曝光，之后去除非聚合的光刻胶层，如此在光刻胶层上就形成了一个开口，光刻胶层下方的多晶硅层暴露出来，然后对暴露出来的多晶硅层进行第一次离子注入，注入的离子可以为p型离子或n型离子，然后去除聚合的光刻胶层，此时完成了第一次离子注入。
75.在完成第一次离子注入的相邻区域继续用光刻工艺形成另一个开口，进行第二次离子注入，第二次注入的离子可以为p型离子或n型离子，然后去除聚合的光刻胶层。此时完成了第二次离子注入。
76.如此反复进行光刻、离子注入以及去除聚合的光刻胶层的步骤，便形成了第一掺杂区域。
77.例如，当掺杂区域为pnpnpn时，需要进行6次光刻-离子注入-去除非聚合光刻胶的步骤。
78.在一些实施例中，所述第二掺杂区域的形成方式可以是，在多晶硅层上沉积一层光刻胶，采用图案化的掩膜版与光刻胶层对准曝光，之后去除非聚合的光刻胶层，如此在光刻胶层上就形成了一个开口，光刻胶层下方的多晶硅层暴露出来，然后对暴露的多晶硅层进行第一次离子注入，注入的离子可以是n型离子或p型离子，完成离子注入后，去除多晶硅层上聚合的光刻胶。
79.对第二掺杂区域完成p型离子和n型离子注入后，再进行退火，第二掺杂区域内就形成了驱动电阻。驱动电阻的阻值可以在4至20欧姆之间，驱动电阻的阻值r与注入的离子
种类、离子浓度、第二掺杂区域的长度以及第二掺杂区域的深度等参数有关。可以通过调节这些参数，使驱动电阻的阻值在所需的范围内。
80.在一些实施例中，可以在第一掺杂区域和第二掺杂区域均完成离子注入后，再一起进行一次退火。
81.通过在多晶硅层上进行离子注入或者离子扩散等掺杂的方式，可以在选定的区域内形成不同的掺杂区域，便于将不同的半导体结构，包括二极管等结构构成的静电保护组件以及驱动电阻等集成在器件中。一方面制造工艺简单易于实现，另一方面，形成的器件集成度高，占用面积小。
82.在一些实施例中，如图4所示，所述多晶硅层130上覆盖有导电层160；
83.所述第一控制电极101、第二控制电极102和第一电极201分别位于所述导电层160的不同导电区域；所述不同导电区域之间具有隔离槽150。
84.在多晶硅层上沉积或生长一层金属，作为导电层。首先在金属上沉积一层光刻胶，采用图案化的掩膜版与光刻胶层对准曝光，之后去除非聚合的光刻胶层，如此在光刻胶层上就形成了多个开口，开口下的金属层就暴露出来，通过干法刻蚀或湿法刻蚀工艺，向下刻蚀所述金属，隔离槽的刻蚀停止位置可以在多晶硅层上，便形成了多个隔离槽，然后再去除聚合的光刻胶层。
85.此时不同的导电区域分别作为第一控制电极、第二控制电极和第一电极且不同的隔离槽隔隔离。
86.这样则可以通过形成一层导电层，然后将导电层分隔成不同的区域就可以形成多个电极。并且，由于金属的导电性能良好，作为导电电极与功率器件的各端连接，便于进行器件的控制。
87.在一些实施例中，如图4所示，所述导电层160与所述多晶硅层130之间还具有隔离层140；
88.所述隔离层140，包括：分立多个隔离区域141、142和143；
89.所述隔离区域141、142和143位于所述不同导电区域之间的所述隔离槽150内。
90.在多晶硅层上沉积或生长一层金属介质前，还可以在多晶硅层上沉积一层隔离层，沉积隔离层的工艺可以为化学气相沉积工艺或者等离子体增强原子层沉积工艺。沉积的隔离层材料可以为硼磷硅玻璃。
91.首先在隔离层沉积一层光刻胶，然后采用图案化的掩膜版与光刻胶层对准曝光，之后去除非聚合的光刻胶层，如此在光刻胶层上就形成了多个开口，开口下的隔离层就暴露出来，使用干法刻蚀或湿法刻蚀工艺，向下刻蚀所述隔离层，此时隔离层被分割为不同的隔离区域，包括位于第一掺杂区域上的隔离区域，所述隔离区域不完全覆盖第一掺杂区域以及位于第二掺杂区域的隔离区域，所述隔离区域不完全覆盖第二掺杂区域。
92.在多晶硅层和隔离层上沉积或生长一层金属，作为导电层。然后使用光刻和刻蚀工艺在导电层中形成隔离槽。其中，在第一掺杂区域中，第一控制电极和第二控制电极之间的隔离槽的刻蚀停止的位置可以在隔离层上，第二控制电极和第一电极之间经光刻形成的隔离槽的刻蚀停止的位置也可以在隔离层上。在第二掺杂区域中，第一电极和第二控制电极之间形成的隔离槽的刻蚀停止的位置也可以在隔离层上。
93.故所述不同导电区域之间的所述隔离槽内具有不同的隔离区域。隔离区域用于提
高下方多晶硅层中形成的静电保护组件或驱动电阻的抗电荷干扰的能力。
94.在一些实施例中，所述导电层160中的所述第二控制电极102还包括相互连接的第一接触结构103和第二接触结构104；
95.所述第一接触结构103用于连接所述静电保护组件402；
96.所述第二接触结构104用于连接所述驱动电阻401。
97.导电层中的所述第二控制电极还包括相互连接的第一接触结构和第二接触结构。也就是说，第二控制电极可以是具有延伸出多个接触结构的不规则形状，第一接触结构是第二控制电极的一部分，用于与静电保护组件连接，即多晶硅层上与第一接触结构连接的部分即多晶硅层上的静电保护组件。第二接触结构也是第二控制电极的一部分，第二接触结构覆盖部分驱动电阻和/或部分隔离区域，即第二接触结构连接驱动电阻。
98.在一些实施例中，所述第一接触结构103与静电保护组件402的连接位置在第一静电保护单元403和第二静电保护单元404的交接区域。
99.第一接触结构覆盖多晶硅层中的静电保护组件上的至少部分区域，并将静电保护组件分为串联的第一静电保护单元和第二静电保护单元。即第一接触结构与静电保护组件连接，连接点在第一静电保护单元和第二静电保护单元的交界处
100.在一些实施例中，所述第二接触结构104与第二掺杂区域502第一端的表面连接；所述第一控制电极101与所述第二掺杂区域502的第二端表面连接。
101.第二掺杂区域用于形成驱动电阻，第二接触结构覆盖部分驱动电阻和/或部分隔离区域，即第二接触结构连接驱动电阻的第一端。第一控制电极覆盖部分驱动电阻和/或部分隔离区域，即第一控制电极连接驱动电阻的第二端。且第一控制电极和第二接触结构中间具有隔离槽，即第一控制电极和第二接触结构不相连。本技术实施例还有如下示例：
102.在器件封装、运输、装配及使用过程中常常出现esd现象，这将在器件的栅极产生一个高电场，使得栅介质层在高电场下发生绝缘击穿，从而使器件失效。
103.传统的esd保护结构如图5所示，在栅极和源级接入齐纳二极管，形成泄流通道。
104.传统的esd保护结构因为制作工艺的原因，无法将esd保护结构与集成驱动电阻同时兼容制作在器件中。
105.本技术实施例通过将esd保护结构与集成驱动电阻同时兼容制作在器件中，提高器件的集成度和器件的esd保护能力。
106.本技术实施例中提供的功率器件的俯视图如图6所示，在第一控制电极101和第二控制电极102间设计对称的多晶硅制成的驱动电阻401，两个驱动电阻401为并联结构，等效为驱动电阻。第一控制电极101、第二控制电极102和第一电极201之间设置对称的静电保护结构402，该结构为pnpnp等多组二极管结构构成。静电保护组件的钳位电压应该大于正常的电源电压，例如15v，静电保护组件的钳位电压应该小于器件栅氧化层的击穿电压，例如40v，因此钳位电压可以设计为30v，此时静电保护组件中的二极管可以设置为pnpnpnp结构。
107.第二控制电极与发射极之间可以根据需求设置不同的二极管组数。二极管为多晶硅二极管，与多晶硅电阻一致，因此可以将esd保护和驱动电阻结构同时集成在器件中。
108.另外，第二控制电极与发射极连接，保证了第二控制电极的电位能输出到有源区，保证了器件的正常工作。
109.图6中虚线框200的器件等效电路图如图2所示，图6中虚线框200的一个剖面图如图4所示。
110.在一个实施例中，等效电路图如图7所示，其中第一静电保护单元由一个正向二极管组成，第二静电保护单元由一个正向的二极管和一个反向的二极管组成。
111.在一个实施例中，等效电路图如图8所示，其中第一静电保护单元由一个正向二极管和一个反向的二极管串联组成，第二静电保护单元由一个正向的二极管和一个反向的二极管组成。
112.第一静电保护单元和第二静电保护单元的组合形式不限于此，只需使得第二控制电极的电压被静电保护组件嵌在一个高于功率器件的栅极开启电压且低于栅氧化层所能承受的最大电压即可。
113.因为静电保护组件的钳位电压大于正常的电源电压，静电保护组件的钳位电压应该小于器件栅氧化层的击穿电压，所以当嵌位电压为15v时、器件栅氧化层的击穿电压为40v，此时的钳位电压可以设计为15至40v中的任一值，当设置为30v时，此时静电保护组件中的二极管可以设置为pnpnpnp结构。
114.可以理解的是，本技术实施例相较于相关技术中进行器件esd保护的至少具有以下优势：
115.1、集成了驱动电阻，使器件具有均流效果；
116.2、提供第一控制电极和第一电极的静电泄流通道，提高esd可靠性；
117.3、esd保护组件和驱动电阻可以集成在同一器件中包括但不限于沟槽栅或平面栅器件、igbt功率器件和mosfet功率器件。
118.应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本技术的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本技术的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。
119.需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
120.以上所述，仅为本技术的实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。