一种沟槽栅超结功率半导体器件的制作方法

1.本实用新型涉及半导体技术领域，尤其涉及一种沟槽栅超结功率半导体器件。


背景技术：

2.超结金属氧化物半导体场效应晶体管（简称sj mosfet）固有一个与其并联的寄生二极管，寄生二极管的阳极与sj mosfet的源极相连，阴极与sj mosfet的漏极相连，因此sj mosfet也用来续流。这种寄生二极管与普通二极管一样，由少子参与导电，因此有反向恢复时间，从而降低开关速度、增加开关损耗。
3.由于肖特基二极管具有较低的正向二极管电压降等优势，常常用以改善器件开关动作的二极管恢复时间，可抑制器件运行时非开关部分的功率损耗，但是肖特基二极管的制造工艺与目前主流sj mosfet制造工艺相差很大，导致肖特基二极管与sj mosfet很难集成到一个芯片内。
4.因此，如何能够提供一种减少反向恢复能量损耗的功率器件成为本领域技术人员亟待解决的技术问题。


技术实现要素：

5.本实用新型提供了一种沟槽栅超结功率半导体器件，解决相关技术中存在的反向恢复能量损耗大的问题。
6.作为本实用新型的一个方面，提供一种沟槽栅超结功率半导体器件，其中，包括：
7.第一导电类型衬底、设置在所述第一导电类型衬底上的第一导电类型外延层以及设置在所述第一导电类型外延层内的第一导电类型柱和第二导电类型柱，所述第一导电类型柱和第二导电类型柱均由所述第一导电类型外延层背离所述第一导电类型衬底的表面朝向所述第一导电类型外延层内部延伸，所述第一导电类型柱和所述第二导电类型柱交替设置；
8.第一导电类型源区和第二导电类型体区，沿所述第一导电类型柱的上表面朝向所述第一导电类型柱内延伸依次；
9.第一类沟槽，依次穿过所述第一导电类型源区和所述第二导电类型体区延伸至所述第一导电类型柱内，所述第一类沟槽内填充第一类导电多晶硅，所述第一类导电多晶硅通过第一栅氧层与第二导电类型体区、第一导电类型源区和第一导电类型柱均绝缘，所述第一类导电多晶硅连接栅极电位；
10.第二类沟槽，依次穿过所述第一导电类型源区和所述第二导电类型体区延伸至所述第一导电类型柱和/或第二导电类型柱内，且与所述第一类沟槽间隔设置，所述第二类沟槽内填充第二类导电多晶硅，所述第二类导电多晶硅通过第二栅氧层与第二导电类型体区、第一导电类型源区、第一导电类型柱和第二导电类型柱绝缘；
11.绝缘介质层，设置在所述第一导电类型源区、所述第一类沟槽、所述第二导电类型柱和所述第二类沟槽的上方；
12.源极金属，设置在所述绝缘介质层的上方，所述源极金属通过所述绝缘介质层内的第一类通孔与所述第二导电类型体区、第一导电类型源区以及第二导电类型柱之间欧姆接触；
13.第二类通孔和第三类通孔，均设置在所述绝缘介质层内；
14.所述源极金属通过所述第三类通孔分别与所述第二导电类型体区和第一导电类型源区欧姆接触，以及通过所述第二类通孔与所述第二类导电多晶硅欧姆接触。
15.进一步地，所述第一类沟槽设置在所述第一导电类型柱的中心位置；
16.所述第二类沟槽位于相邻两个所述第一类沟槽之间，且与所述第一类沟槽垂直设置，所述第二类沟槽的主体区域位于所述第二导电类型柱内，所述第二类沟槽的两端位于所述第一导电类型柱内；
17.所述第三类通孔设置在位于所述第二类沟槽的两端与所述第一类沟槽之间的所述绝缘介质层内。
18.进一步地，由所述第一类沟槽环绕而成的功能区域，所述第二类沟槽位于所述功能区域内，
19.所述第二类沟槽与所述第二导电类型柱垂直，且所述第二类沟槽的两端分别位于相邻两个所述第二导电类型柱内，所述第二类沟槽的主体区域位于所述第一导电类型柱内；
20.所述第三类通孔设置在位于所述第二类沟槽的两侧的绝缘介质层内，所述第二类通孔设置在位于所述第二类沟槽内中的绝缘介质层内；
21.所述源极金属通过所述第三类通孔分别与所述第二导电类型体区、第一导电类型源区以及第二导电类型柱欧姆接触。
22.进一步地，由所述第一类沟槽环绕而成的功能区域，所述第二类沟槽位于所述功能区域内，
23.所述第二类沟槽与所述第二导电类型柱垂直，且所述第二类沟槽的一端位于所述第一导电类型柱内，另一端位于与一端所在第一导电类型柱间隔至少一条第一导电类型柱后的第一导电类型柱内；
24.所述第三类通孔设置在位于所述第二类沟槽的两侧的绝缘介质层内，所述第二类通孔设置在位于所述第二类沟槽内中的绝缘介质层内；
25.所述源极金属通过所述第三类通孔分别与所述第二导电类型体区、第一导电类型源区以及第二导电类型柱欧姆接触。
26.进一步地，由所述第一类沟槽环绕而成的功能区域，所述第二类沟槽位于所述功能区域内，且环绕所述功能区域的所述第一类沟槽中与所述第一导电类型柱平行的部分完全位于所述第二导电类型柱内；
27.所述第二类沟槽与所述第二导电类型柱平行，且所述第二类沟槽完全位于所述第一导电类型柱内；
28.所述第三类通孔设置在所述环绕所述第二类沟槽的绝缘介质层内，所述第二类通孔设置在位于所述第二类沟槽内的绝缘介质层内；
29.所述源极金属通过所述第三类通孔分别与所述第二导电类型体区、第一导电类型源区以及第二导电类型柱欧姆接触。
30.进一步地，由所述第一类沟槽环绕而成的功能区域，所述第二类沟槽位于所述功能区域内，且环绕所述功能区域的所述第一类沟槽位于同一个所述第一导电类型柱内；
31.所述第二类沟槽与所述第二导电类型柱平行，且所述第二类沟槽完全位于所述第一导电类型柱内；
32.所述第三类通孔设置在所述环绕所述第二类沟槽的绝缘介质层内，所述第二类通孔设置在位于所述第二类沟槽内的绝缘介质层内；
33.所述源极金属通过所述第三类通孔分别与所述第二导电类型体区、第一导电类型源区以及第二导电类型柱欧姆接触。
34.进一步地，所述第二栅氧层的厚度在50
å
至500
å
之间。
35.进一步地，所述第一栅氧层的厚度在500
å
至2000
å
之间。
36.近一步地，所述第一栅氧层、第二栅氧层和绝缘介质层均包括二氧化硅或氮化硅。
37.进一步地，所述沟槽栅超结功率半导体器件包括n型功率半导体器件和p型功率半导体器件，当所述沟槽栅超结功率半导体器件为n型功率半导体器件时，第一导电类型为n型，第二导电类型为p型，当所述沟槽栅超结功率半导体器件为p型功率半导体器件时，第一导电类型为p型，第二导电类型为n型。
38.本实用新型提供的沟槽栅超结功率半导体器件具有减少反向恢复能量损耗，降低工艺难度，节省制造成本的优势。
附图说明
39.附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型，但并不构成对本实用新型的限制。在附图中：
40.图1为本实用新型实提供的沟槽栅超结功率半导体器件的俯视结构示意图。
41.图2为沿着图1中的虚线aa’截得的的剖面结构示意图。
42.图3为沿着图1中的虚线bb’截得的的剖面结构示意图。
43.图4为沿着图1中的虚线cc’截得的的剖面结构示意图。
44.图5为沿着图1中的虚线dd’截得的的剖面结构示意图。
45.图6为本实用新型提供的另一实施例的沟槽栅超结功率半导体器件的俯视结构示意图。
46.图7为本实用新型提供的另一实施例的沟槽栅超结功率半导体器件的俯视结构示意图。
47.图8为本实用新型提供的另一实施例的沟槽栅超结功率半导体器件的俯视结构示意图。
48.图9为本实用新型提供的另一实施例的沟槽栅超结功率半导体器件的俯视结构示意图。
49.图10为本实用新型提供的另一实施例的沟槽栅超结功率半导体器件的俯视结构示意图。
50.图11为本实用新型提供的另一实施例的沟槽栅超结功率半导体器件的俯视结构示意图。
51.图12为本实用新型提供的另一实施例的沟槽栅超结功率半导体器件的俯视结构
示意图。
具体实施方式
52.需要说明的是，在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本实用新型。
53.为了使本领域技术人员更好地理解本实用新型方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分的实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本实用新型保护的范围。
54.需要说明的是，本实用新型的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本实用新型的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
55.在本实施例中提供了一种沟槽栅超结功率半导体器件，图1是根据本实用新型实施例提供的沟槽栅超结功率半导体器件的结构示意图，图2至图5分别为图1中所示的剖面结构示意图，如图1至图5所示，包括：
56.第一导电类型衬底1、设置在所述第一导电类型衬底1上的第一导电类型外延层2以及设置在所述第一导电类型外延层2内的第一导电类型柱3和第二导电类型柱4，所述第一导电类型柱3和第二导电类型柱4均由所述第一导电类型外延层3背离所述第一导电类型衬底1表面朝向所述第一导电类型外延层2内部延伸，所述第一导电类型柱3和所述第二导电类型柱4交替设置；
57.第一导电类型源区7和第二导电类型体区6，沿所述第一导电类型柱3的上表面朝向所述第一导电类型柱3内延伸依次；
58.第一类沟槽5，依次穿过所述第一导电类型源区7和所述第二导电类型体区6延伸至所述第一导电类型柱3内，所述第一类沟槽5内填充第一类导电多晶硅8，所述第一类导电多晶硅8通过第一栅氧层9与第二导电类型体区6、第一导电类型源区7和第一导电类型柱3绝缘，所述第一类导电多晶硅8连接栅极电位；
59.第二类沟槽14，依次穿过所述第一导电类型源区7和所述第二导电类型体区6延伸至所述第一导电类型柱3和/或第二导电类型柱4内，且与所述第一类沟槽5间隔设置，所述第二类沟槽14内填充第二类导电多晶硅15，所述第二类导电多晶硅15通过第二栅氧层16与第二导电类型体区6、第一导电类型源区7、第一导电类型柱3和第二导电类型柱4绝缘；
60.绝缘介质层10，设置在所述第一导电类型源区7、所述第一类沟槽5、所述第二导电类型柱4和所述第二类沟槽14的上方；
61.源极金属11，设置在所述绝缘介质层10的上方，所述源极金属11通过所述绝缘介质层10内的第一类通孔17与所述第二导电类型体区6、第一导电类型源区7以及第二导电类型柱4之间欧姆接触；
62.第二类通孔13和第三类通孔12，均设置在所述绝缘介质层10内；
63.所述源极金属11通过所述第三类通孔12分别与所述第二导电类型体区6和第一导电类型源区7欧姆接触，以及通过所述第二类通孔13与所述第二类导电多晶硅15欧姆接触。
64.应当理解的是，本实用新型实施例提供的沟槽栅超结功率半导体器件，在反向恢复过程中，所述第一类通孔17或第三类通孔12看似与第二类通孔13等电位，但是由于其所连接的材料不一样，其中第一类通孔17或第三类通孔12所连接的为所述第一导电类型外延层2，第一导电类型外延层2为单晶硅材料，掺杂浓度低，而第二类通孔13所连接的是第二类沟槽14，其为多晶硅也就是掺杂浓度高，这样则导致第二类导电多晶硅15通过第二类通孔13获得的源极电势与第二导电类型体区6通过第三类通孔12获得的电势存在电势差，而可以通过利用这一电势差实现反向快速恢复，即由于这一电势差的存在通过调节第二类沟槽14侧壁的第二栅氧层16的厚度，从而在第二类沟槽14的侧壁形成电荷积累，使得第一导电类型源区7、第二导电类型体区6和第一导电类型柱3形成的npn与第二类沟槽14之间形成mos管，由于源极金属11是高电位，第一导电类型衬底1为低电位，则由于电势差的存在形成由源极金属到第一导电类型衬底1的电流，这一电流的存在可以加速反向恢复，从而可以减少反向恢复能量损耗。
65.因此，本实用新型实施例提供的沟槽栅超结功率半导体器件具有减少反向恢复能量损耗，降低工艺难度，节省制造成本的优势。
66.具体地，作为一种具体地实施例，如图1至图5所示，其中，图2为为沿着图1中的虚线aa’截得的的剖面结构示意图，图3为沿着图1中的虚线bb’截得的的剖面结构示意图，图4为沿着图1中的虚线cc’截得的的剖面结构示意图，图5为沿着图1中的虚线dd’截得的的剖面结构示意图，
67.所述第一类沟槽5设置在所述第一导电类型柱3的中心位置；
68.所述第二类沟槽14位于相邻两个所述第一类沟槽5之间，且与所述第一类沟槽5垂直设置，所述第二类沟槽14的主体区域位于所述第二导电类型柱4内，所述第二类沟槽14的两端位于所述第一导电类型柱3内；
69.所述第三类通孔12设置在位于所述第二类沟槽14的两端与所述第一类沟槽5之间的所述绝缘介质层10。
70.具体地，所述沟槽栅超结功率半导体器件包括n型功率半导体器件和p型功率半导体器件，当所述沟槽栅超结功率半导体器件为n型功率半导体器件时，第一导电类型为n型，第二导电类型为p型，当所述沟槽栅超结功率半导体器件为p型功率半导体器件时，第一导电类型为p型，第二导电类型为n型。
71.在本实用新型实施例中，均以所述沟槽栅超结功率半导体器件为n型功率半导体器件为例进行说明，也就是第一导电类型为n型，第二导电类型为p型。
72.如图1所示，以俯视芯片的视角来看，在芯片表面的至少一处，在相邻的第一类沟槽5之间设置有与第一类沟槽5垂直的第二类沟槽14，所述第二类沟槽14的两端位于n型柱3内，在所述第一类沟槽5与第二类沟槽14的端点之间的绝缘介质层10内设有第三类通孔12，所述源极金属11通过第三类通孔12与p型体区6、n型源区7欧姆接触，所述第二类沟槽14内填充满第二类导电多晶硅15，所述第二类导电多晶硅15通过第二栅氧层16与p型体区6、n型源区7、n型柱3、p型柱4绝缘，所述第二栅氧层16的厚度比第一栅氧层9薄，在所述第二类沟
槽14的上方设有绝缘介质层10，在所述绝缘介质层10的上方设有源极金属11，所述源极金属11通过绝缘介质层10内的第二类通孔13与第二类导电多晶硅15欧姆接触。
73.作为本实用新型的另一实施例，如图6所示，由所述第一类沟槽5环绕而成的功能区域，所述第二类沟槽14位于所述功能区域内，
74.所述第二类沟槽14与所述第二导电类型柱4垂直，且所述第二类沟槽14的两端分别位于相邻两个所述第二导电类型柱4内，所述第二类沟槽14的主体区域位于所述第一导电类型柱3内；
75.所述第三类通孔12设置在位于所述第二类沟槽14的两侧的绝缘介质层10内，所述第二类通孔13设置在位于所述第二类沟槽14内中的绝缘介质层10内；
76.所述源极金属11通过所述第三类通孔12分别与所述第二导电类型体区6、第一导电类型源区7以及第二导电类型柱4欧姆接触。
77.具体地，如图6所示为芯片的接触孔与沟槽的俯视结构示意图，在芯片表面的一处设置功能区域，所述功能区域被第一类沟槽5包围，在所述功能区域内不设置第一类沟槽5，在该功能区域内设置三条第二类沟槽14，所述第二类沟槽14与p型柱4垂直，第二类沟槽14的一端位于p型柱4内，另一端位于与上述p型柱4相邻的p型柱4内，在所述芯片表面的上方设有绝缘介质层10，在所述绝缘介质层10的上方设有源极金属11，所述第二类沟槽14的两侧的绝缘介质层10内设有第三类通孔12，所述第二类沟槽14的中部位置的绝缘介质层10内设有第二类通孔13，所述源极金属11通过第三类通孔12与p型体区6、n型源区7与p型柱4欧姆接触，所述源极金属11通过第二类通孔13与第二类导电多晶硅15欧姆接触。
78.作为本实用新型的另一实施例，如图7所示，由所述第一类沟槽5环绕而成的功能区域，所述第二类沟槽14位于所述功能区域内，
79.所述第二类沟槽14与所述第二导电类型柱4垂直，且所述第二类沟槽14的一端位于所述第一导电类型柱3内，另一端位于与一端所在第一导电类型柱3间隔至少一条第一导电类型柱3后的第一导电类型柱3内；
80.所述第三类通孔12设置在位于所述第二类沟槽14的两侧的绝缘介质层10内，所述第二类通孔13设置在位于所述第二类沟槽14内中的绝缘介质层10内；
81.所述源极金属11通过所述第三类通孔12分别与所述第二导电类型体区6、第一导电类型源区7以及第二导电类型柱4欧姆接触。
82.具体地，如图7所示为芯片的接触孔与沟槽的俯视结构示意图，在芯片表面的一处设置功能区域，所述功能区域被第一类沟槽5包围，在所述功能区域内不设置第一类沟槽5，在该功能区域内设置三条第二类沟槽14，所述第二类沟槽14与p型柱4垂直，第二类沟槽14的一端位于n型柱3内，另一端位于与上述n型柱3间隔一条n型柱的n型柱3内，在所述芯片表面的上方设有绝缘介质层10，在所述绝缘介质层10的上方设有源极金属11，所述第二类沟槽14的两侧的绝缘介质层10内设有第三类通孔12，所述第二类沟槽14的中部位置的绝缘介质层10内设有第二类通孔13，所述源极金属11通过第三类通孔12与p型体区6、n型源区7与p型柱4欧姆接触，所述源极金属11通过第二类通孔13与第二类导电多晶硅15欧姆接触。
83.作为本实用新型的另一实施例，如图8所示，由所述第一类沟槽5环绕而成的功能区域，所述第二类沟槽14位于所述功能区域内，且环绕所述功能区域的所述第一类沟槽5中与所述第一导电类型柱3平行的部分完全位于所述第二导电类型柱4内；
84.所述第二类沟槽14与所述第二导电类型柱4平行，且所述第二类沟槽14完全位于所述第一导电类型柱3内；
85.所述第三类通孔12设置在所述环绕所述第二类沟槽14的绝缘介质层10内，所述第二类通孔13设置在位于所述第二类沟槽14内的绝缘介质层10内；
86.所述源极金属11通过所述第三类通孔12分别与所述第二导电类型体区6、第一导电类型源区7以及第二导电类型柱4欧姆接触。
87.具体地，如图8所示为芯片的接触孔与沟槽的俯视结构示意图，在芯片表面的一处设置功能区域，所述功能区域被第一类沟槽5包围，与p型柱3平行的所述包围功能区域的第一类沟槽5位于p型柱4的中部，在所述功能区域内不设置第一类沟槽5，在该功能区域内设置一条第二类沟槽14，所述第二类沟槽14与p型柱4平行，第二类沟槽14位于n型柱3的中部，在所述芯片表面的上方设有绝缘介质层10，在所述绝缘介质层10的上方设有源极金属11，所述第二类沟槽14的四周的绝缘介质层10内设有第三类通孔12，所述第二类沟槽14的中部位置的绝缘介质层10内设有第二类通孔13，所述源极金属11通过第三类通孔12与p型体区6、n型源区7与p型柱4欧姆接触，所述源极金属11通过第二类通孔13与第二类导电多晶硅15欧姆接触。
88.作为本实用新型的另一实施例，如图9所示，由所述第一类沟槽5环绕而成的功能区域，所述第二类沟槽14位于所述功能区域内，且环绕所述功能区域的所述第一类沟槽5位于同一个所述第一导电类型柱3内；
89.所述第二类14与所述第二导电类型柱4平行，且所述第二类沟槽14完全位于所述第一导电类型柱3内；
90.所述第三类通孔12设置在所述环绕所述第二类沟槽14的绝缘介质层10内，所述第二类通孔13设置在位于所述第二类沟槽14内的绝缘介质层10内；
91.所述源极金属11通过所述第三类通孔12分别与所述第二导电类型体区6、第一导电类型源区7以及第二导电类型柱4欧姆接触。
92.具体地，如图9所示为芯片的接触孔与沟槽的俯视结构示意图，在芯片表面的一处设置功能区域，所述功能区域被第一类沟槽5包围，与p型柱3平行的所述包围功能区域的第一类沟槽5位于同一个n型柱3的边缘位置，所述第一类沟槽5的一侧位于n型柱3内，另一侧位于p型柱4内，在所述功能区域内不设置第一类沟槽5，在该功能区域内设置一条第二类沟槽14，所述第二类沟槽14与p型柱4平行，第二类沟槽14位于n型柱3的中部，在所述芯片表面的上方设有绝缘介质层10，在所述绝缘介质层10的上方设有源极金属11，所述第二类沟槽14的四周的绝缘介质层10内设有第三类通孔12，所述第二类沟槽14的中部位置的绝缘介质层10内设有第二类通孔13，所述源极金属11通过第三类通孔12与p型体区6、n型源区7与p型柱4欧姆接触，所述源极金属11通过第二类通孔13与第二类导电多晶硅15欧姆接触。
93.作为本实用新型的另一实施例，如图10所示为芯片的接触孔与沟槽的俯视结构示意图，在芯片表面的一处设置功能区域，所述功能区域被第一类沟槽5包围，与p型柱3平行的所述包围功能区域的第一类沟槽5位于n型柱3的中部，在所述功能区域内不设置第一类沟槽5，在该功能区域内设置一条第二类沟槽14，所述第二类沟槽14与p型柱4平行，第二类沟槽14位于n型柱3的中部，在所述芯片表面的上方设有绝缘介质层10，在所述绝缘介质层10的上方设有源极金属11，所述第二类沟槽14的四周的绝缘介质层10内设有第三类通孔
12，所述第二类沟槽14的中部位置的绝缘介质层10内设有第二类通孔13，所述源极金属11通过第三类通孔12与p型体区6、n型源区7与p型柱4欧姆接触，所述源极金属11通过第二类通孔13与第二类导电多晶硅15欧姆接触。
94.作为本实用新型的另一实施例，如图11所示为芯片的接触孔与沟槽的俯视结构示意图，在芯片表面的一处设置功能区域，所述功能区域被第一类沟槽5包围，与p型柱3平行的所述包围功能区域的第一类沟槽5位于n型柱3的中部，在所述功能区域内不设置第一类沟槽5，在该功能区域内设置两条第二类沟槽14，所述第二类沟槽14与p型柱4平行，第二类沟槽14位于同一条n型柱3的边缘，所述第二类沟槽14的一侧位于n型柱3内，另一侧位于p型柱4内，在所述芯片表面的上方设有绝缘介质层10，在所述绝缘介质层10的上方设有源极金属11，所述第二类沟槽14的四周的绝缘介质层10内设有第三类通孔12，所述第二类沟槽14的中部位置的绝缘介质层10内设有第二类通孔13，所述源极金属11通过第三类通孔12与p型体区6、n型源区7与p型柱4欧姆接触，所述源极金属11通过第二类通孔13与第二类导电多晶硅15欧姆接触。
95.作为本实用新型的另一实施例，如图12所示为芯片的接触孔与沟槽的俯视结构示意图，在芯片表面的一处设置功能区域，所述功能区域被第一类沟槽5包围，与p型柱3平行的所述包围功能区域的第一类沟槽5位于p型柱4的中部，在所述功能区域内不设置第一类沟槽5，在该功能区域内设置两条第二类沟槽14，所述第二类沟槽14与p型柱4平行，第二类沟槽14位于同一条n型柱3的边缘，所述第二类沟槽14的一侧位于n型柱3内，另一侧位于p型柱4内，在所述芯片表面的上方设有绝缘介质层10，在所述绝缘介质层10的上方设有源极金属11，两条所述第二类沟槽14的中间的绝缘介质层10内设有第三类通孔12，所述第二类沟槽14的中部位置的绝缘介质层10内设有第二类通孔13，所述源极金属11通过第三类通孔12与p型体区6、n型源区7与p型柱4欧姆接触，所述源极金属11通过第二类通孔13与第二类导电多晶硅15欧姆接触。
96.应当理解的是，以上各个实施例均主要是第一类沟槽和第二类沟槽的各种变形设置，通过这些变形设置，可以调节第二类沟槽14在所述第二导电类型柱4内所占的面积区域，从而可以使得反向快速恢复时间各有差别，方便根据需求选择相应的实施方案。
97.在本实用新型实施例中，所述第二栅氧层的厚度在50
å
至500
å
之间；所述第一栅氧层的厚度在500
å
至2000
å
之间。
98.需要说明的是，所述第一栅氧层、第二栅氧层和绝缘介质层均包括二氧化硅或氮化硅。
99.可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。