一种芯片封装结构的制作方法

1.本实用新型涉及芯片封装技术领域，具体涉及一种芯片封装结构。


背景技术：

2.随着社会的发展和科技的进步，芯片已成为各种电子产品不可或缺的零部件之一，芯片封装用于将芯片引脚与芯片上电器元件的信号脚连接，进而实现通过芯片引脚将芯片与外部电路连接，现有技术中的芯片封装通常直接采用铜基板工艺制作，并通过在基板的表面直接打线的方式来进行各个芯片引脚及电器元件信号脚之间的连接，由于通常芯片引脚与信号脚的数量较多，连接关系复杂，基板上的走线需注意避开不在其线路上的引脚，因而直接打线方式使得引脚之间的走线环路较大，进而导致芯片的抗emc(电磁兼容性)、抗干扰能力较差，影响芯片的使用。


技术实现要素：

3.因此，本实用新型要解决的技术问题在于克服现有技术中芯片封装结构走线环路较大的缺陷，从而提供一种走线环路小的芯片封装结构。
4.为解决上述技术问题，本实用新型提供的一种芯片封装结构，包括：
5.基板，包括顶层、底层和中间层，所述顶层上设置有n个引脚，所述中间层上设置有连接至少两个所述引脚的线路，其中，n≥2；
6.集成电路模块和至少一个电子元件，与所述基板电连接，所述集成电路模块上设置有m个端口，所述电子元件上设置有p个端口，每个所述端口适于经由所述顶层表面的线路与一个所述引脚连接，所述电子元件的端口适于经由所述引脚及所述中间层上的线路与所述集成电路模块的端口连接，其中，m、p为正整数，m+p＝n。
7.可选的，所述基板的中间层的数量为多层，至少两层所述中间层上的线路在所述顶层上的投影至少部分重合。
8.可选的，每层所述中间层上线路之间形成差分。
9.可选的，所述集成电路模块包括四个端口；所述电子元件的数量为两个，每个所述电子元件包括四个端口；所述中间层为四层，每层所述中间层上设置有一条所述线路，四条所述线路彼此独立、互不导通，每条所述线路适于依次连接第一电子元件上的一个端口、所述集成电路模块上的一个端口及第二电子元件上的一个端口。
10.可选的，所述电子元件或所述集成电路模块的端口与所述基板上的引脚之间的连接方式为在所述顶层表面打线连接。
11.可选的，所述基板还包括：过孔，所述过孔的数量与所述引脚的数量相等，一个所述过孔的一端与一个所述引脚连接，另一端与一层所述中间层上的线路连接。
12.可选的，所述基板的顶层、底层及中间层之间设置有铜屏蔽层，所述铜屏蔽层接地，适于屏蔽外部干扰。
13.可选的，所述底层为焊盘层，适于与外部结构焊接连接。
14.可选的，所述集成电路模块为asic。
15.可选的，所述电子元件为tmr或amr或gmr。
16.本实用新型技术方案，具有如下优点：
17.1.本实用新型提供的芯片封装结构，通过设置集成电路模块及电子元件上的端口经由所述顶层表面的线路与基板的表面的引脚连接，实现所述集成电路模块及电子元件分别与所述基板上引脚的连接，并通过设置基板的中间层上有连接至少两个所述引脚的线路，实现连接至少两个所述引脚的线路布置在所述基板的内部，避免传统的直接将所有所述线路设置在基板表面的形式，从而避免了所述线路形成的环路较大的问题，从而减小了线路环路，从而增强了芯片的抗emc(电磁兼容性)、抗干扰能力。
18.2.本实用新型提供的芯片封装结构，通过设置所述基板的中间层的数量为多层，实现每层所述中间层上的线路彼此独立、互不导通，不同所述中间层上的线路不会出现交叉连接的现象，同时设置至少两层所述中间层上的线路在所述顶层上的投影至少部分重合，其中重合部分为每条所述线路各自形成小回路时在沿基板厚度方向上所重叠的区域，保证每层所述中间层上的线路各自形成小回路的同时也不会互相影响。
19.3.本实用新型提供的芯片封装结构，通过设置过孔，并且一个所述过孔的一端与一个所述引脚连接，另一端与一层所述中间层上的线路连接，实现位于所述基板表面的引脚与中间层上线路的连接，从而实现经由所述基板内部走线，连接方便且可靠性高。
20.4.本实用新型提供的芯片封装结构，通过将所述基板的顶层、底层及中间层之间设置有铜屏蔽层，所述铜屏蔽层接地，实现屏蔽外部干扰，极大地减小了外界辐射对线路的影响，增强了芯片的抗干扰能力。
附图说明
21.为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
22.图1为本实用新型芯片封装结构的结构示意图；
23.图2为本实用新型芯片封装结构线路与引脚连接示意图。
24.附图标记说明：
25.1、基板；11、第一引脚；12、第二引脚；13、第三引脚；14、第四引脚；15、第五引脚；16、第六引脚；17、第七引脚；18、第八引脚；19、第九引脚；110、第十引脚；111、第十一引脚；112、第十二引脚；2、第一电子元件；21、第一端口；22、第二端口；23、第三端口；24、第四端口；3、第二电子元件；31、第五端口；32、第六端口；33、第七端口；34、第八端口；4、集成电路模块；41、第九端口；42、第十端口；43、第十一端口；44、第十二端口；5、过孔；61、第一线路；62、第二线路；63、第三线路；64、第四线路。
具体实施方式
26.下面将结合附图对本实用新型的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本
领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
27.在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“垂直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
28.在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。
29.此外，下面所描述的本实用新型不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
30.结合图1-图2所示，本实施例提供的芯片封装结构，包括：
31.基板1，包括顶层、底层和中间层，所述顶层上设置有n个引脚，所述中间层上设置有连接至少两个所述引脚的线路，其中，n≥2；
32.集成电路模块4和至少一个电子元件，与所述基板1电连接，所述集成电路模块4上设置有m个端口，所述电子元件上设置有p个端口，每个所述端口适于经由所述顶层表面的线路与一个所述引脚连接，所述电子元件的端口适于经由所述引脚及所述中间层上的线路与所述集成电路模块4的端口连接，其中，m、p为正整数，m+p＝n。
33.需要说明的是，所述基板1的底层、中间层、顶层依次层叠设置，所述引脚设置在所述基板的顶层的表面，其中，所述顶层的表面指的是所述顶层远离所述中间层的一侧；所述引脚是从芯片内部电路引出与外部电路连接的接线，根据芯片的设计，至少两个所述引脚之间需要做连接，传统的连接方式为直接在基板的表面打线连接，当所需连接的引脚数量较多时，为避免各条连线之间不交叉，则连线往往需形成较大的环路，而较大的环路会导致芯片抗干扰能力较差，本实施例通过在所述基板1的中间层设置连接引脚的线路，为线路提供了较大的走线空间，减小了线路间的相互影响，因而可设计出走线环路小的线路，也避免了线路在所述基板的表面交叉，其中，所述打线是指使用金属丝，利用热压或超声能源，完成微电子器件中固态电路内部互连接线的连接，即芯片与电路或引线框架之间的连接；所述基板的表面指的是所述基板的顶层的表面。
34.可选的，所述基板1为pcb基板(印制电路板)。
35.本实施例提供的芯片封装结构，通过设置集成电路模块4及电子元件上的端口经由所述顶层表面的线路与基板1表面的引脚连接，实现所述集成电路模块4及电子元件分别与所述基板1上引脚的连接，并通过设置基板1的中间层上有连接至少两个所述引脚的线路，实现连接至少两个所述引脚的线路布置在所述基板1的内部，避免传统的直接将所有所述线路设置在基板1表面的形式，从而避免了所述线路形成的环路较大的问题，从而减小了线路环路，从而增强了芯片的抗emc、抗干扰能力。
36.具体地，所述基板1的中间层的数量为多层，至少两层所述中间层上的线路在所述
顶层上的投影至少部分重合。
37.本实施例提供的芯片封装结构，通过设置所述基板1的中间层的数量为多层，实现每层所述中间层上的线路彼此独立、互不导通，不同所述中间层上的线路不会出现交叉连接的现象，同时设置至少两层所述中间层上的线路在所述顶层上的投影至少部分重合，其中重合部分为每条所述线路各自形成小回路时在沿基板厚度方向上所重叠的区域，保证每层所述中间层上的线路各自形成小回路的同时也不会互相影响。
38.具体地，每层所述中间层上线路之间形成差分。
39.需要说明的是，所述每层所述中间层上线路之间形成差分指的是每层所述中间层上线路的长度尽可能相等、宽度相等，各个所述连线形成差分，有利于增强连线的抗干扰能力，其中，当经由所述基板的表面上的打线与所述电子元件上的端口相连的引脚设置为关于该电子元件对称且保证加工精度的情况下，能够实现每层所述中间层上线路的长度，实际生产过程中，由于加工精度等因素的影响，每层所述中间层上的线路的长度存在一定的误差，此时需保证每层所述中间层上线路的长度尽可能相等。
40.具体地，所述集成电路模块4包括四个端口；所述电子元件的数量为两个，每个所述电子元件包括四个端口；所述中间层为四层，每层所述中间层上设置有一条所述线路，四条所述线路彼此独立、互不导通，每条所述线路适于依次连接第一电子元件2上的一个端口、所述集成电路模块4上的一个端口及第二电子元件3上的一个端口。
41.可选的，所述第一电子元件2上包括第一端口21、第二端口22、第三端口23、第四端口24，所述第二电子元件3上包括第五端口31、第六端口32、第七端口33、第八端口34，所述集成电路模块4上包括第九端口41、第十端口42、第十一端口43、第十二端口44，所述集成电路模块4与所述电子元件上的端口总数为十二个，对应地，所述基板1表面设置有十二个引脚，每个所述引脚分别与一个所述端口连接，四条所述线路分别为设置在设置在第一中间层的第一线路61、设置在第二中间层的第二线路62、设置在第三中间层的第三线路63、设置在第四中间层的第四线路64，四条线路在沿所述基板1的厚度方向上呈上下空间上重叠的形式，其中上指的是沿所述基板1的厚度方向指向所述顶层的方向，所述下指的是沿所述基板1的厚度方向指向所述底层的方向，其中，所述基板1的厚度方向指的是沿所述基板1的底层、中间层、底层依次层叠的方向。
42.可选的，所述芯片封装结构的具体连接方式为：
43.首先，所述第一电子元件2的所述第一端口21、第二端口22、第三端口23、第四端口24分别与所述第一引脚11、第二引脚12、第三引脚13、第四引脚14连接，所述第二电子元件3的所述第五端口31、第六端口32、第七端口33、第八端口34分别与所述第五引脚15、第六引脚16、第七引脚17、第八引脚18连接，所述集成电路模块4的第九端口41、第十端口42、第十一端口43、第十二端口44分别与所述第九引脚19、第十引脚110、第十一引脚111、第十二引脚112连接，所述端口与所述引脚之间的连接方式为打线连接；然后，所述第一引脚11、第五引脚15、第九引脚19经由所述第一线路61连接，所述第三引脚13、第六引脚16、第十二引脚112经由所述第二线路62连接，所述第二引脚12、第七引脚17、第十引脚110经由所述第三线路63连接，所述第四引脚14、第八引脚18、第十一引脚111经由第四线路64连接，从而实现所述第一电子元件2、所述集成电路模块4及所述第二电子元件3之间的连接。
44.具体地，所述电子元件或所述集成电路模块4的端口与所述基板1上的引脚之间的
连接方式为在所述顶层表面打线连接。
45.具体地，所述基板1还包括：过孔5，所述过孔5的数量与所述引脚的数量相等，一个所述过孔5的一端与一个所述引脚连接，另一端与一层所述中间层上的线路连接。
46.可选的，所述过孔5中穿设有铜线，所述铜线的两端分别连接一个所述引脚与一层所述中间层上的线路。
47.结合图2所示，所述过孔5的一端与所述基板1的顶层表面导通并与一个所述引脚连接，另一端与预设的用于与该引脚相连的线路所在的中间层导通，从而实现该引脚与对应的所述中间层上的线路的连接。
48.可选的，所述引脚和与该引脚连接的所述端口之间设置有打线，所述过孔5经由该打线与所述引脚连接。
49.本实施例提供的芯片封装结构，通过设置过孔5，并且一个所述过孔5的一端与一个所述引脚连接，另一端与一层所述中间层上的线路连接，实现位于所述基板1表面的引脚与中间层上线路的连接，从而实现经由所述基板内部走线，连接方便且可靠性高。
50.具体地，所述基板1的顶层、底层及中间层之间设置有铜屏蔽层，所述铜屏蔽层接地，适于屏蔽外部干扰。
51.本实施例提供的芯片封装结构，通过将所述基板1的顶层、底层及中间层之间设置有铜屏蔽层，所述铜屏蔽层接地，实现屏蔽外部干扰，极大地减小了外界辐射对线路的影响，增强了芯片的抗干扰能力。
52.具体地，所述底层为焊盘层，适于与外部结构焊接连接。
53.具体地，所述集成电路模块4为asic。
54.具体地，所述电子元件为tmr或amr或gmr。
55.可选的，所述电子元件还可以是电阻或电容或电感器等常规的电子元件。
56.显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本实用新型创造的保护范围之中。