半导体器件及其制造方法、三维存储器和存储器系统与流程

本申请涉及半导体技术领域。具体地，本申请涉及一种半导体器件及其制造方法、三维存储器和存储器系统。

背景技术

随着半导体工艺节点推进到10nm以下，常规的金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor MOSFET，MOSFET)的沟道长度也相应缩短，栅极对沟道的控制能力变差，导致短沟道效应(short-channel effects，SCE)更容易发生。

为了提高栅控能力，鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)和栅极环绕场效应晶体管(Gate-all-around Field-Effect Transistor，GAAFET)得到了推广。FinFET的栅极可以从三个表面对鳍部进行控制，对沟道的控制能力更强，而且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性；而GAAFET的栅极从四周包围沟道所在的区域，能够进一步增强栅极对沟道的控制能力，对抑制短沟道效应的效果较为显著。

应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景，然而，这些内容并不一定属于在本申请的申请日之前本领域技术人员已知或理解的内容。

技术实现要素：

本申请一方面提供了一种半导体器件制造方法，该方法包括：去除衬底的一部分以形成至少一个第一鳍部；在所述第一鳍部的顶面和一对侧面形成半导体层，所述半导体层包括位于所述顶面的顶部和位于所述一对侧面的侧部；去除所述第一鳍部；以及形成穿过所述侧部之间的区域的、沿周向环绕所述顶部的栅极结构。

在本申请的一个实施方式中，所述第一鳍部与所述半导体层的材料不同。

在本申请的一个实施方式中，在同一刻蚀工艺下，所述第一鳍部与所述半导体层具有预定的刻蚀选择比，以在去除所述第一鳍部时保留所述半导体层。

在本申请的一个实施方式中，所述第一鳍部包括硅，并且所述半导体层包括硅锗。

在本申请的一个实施方式中，形成所述第一鳍部包括：刻蚀衬底以形成凸出的且分立的多个初始鳍部，所述多个初始鳍部包括至少一个第一初始鳍部；在所述衬底上形成分隔相邻的所述初始鳍部的隔离结构，所述初始鳍部的顶面暴露；以及经由所述第一初始鳍部的与所述隔离结构相对的一对侧面和暴露的顶面，去除所述第一初始鳍部的部分，以形成所述第一鳍部。

在本申请的一个实施方式中，所述多个初始鳍部包括至少一个第二初始鳍部，其中，去除所述第一初始鳍部的部分包括：在所述隔离结构上形成覆盖所述第二初始鳍部的顶面以及所述第一初始鳍部的部分顶面的第一掩模层；以及以第一掩膜层为掩蔽，去除所述第一初始鳍部的所述部分。

在本申请的一个实施方式中，以第一掩膜层为掩蔽，去除所述第一初始鳍部的所述部分包括：去除所述第一初始鳍部的位于其一对侧面和顶面的一部分；去除所述第一掩膜层的位于所述第一初始鳍部的顶面的一部分；在所述第一初始鳍部的暴露的一对侧面形成第二掩膜层；以及以所述第二掩膜层为掩蔽，去除所述第一初始鳍部的位于其顶面的再一部分。

在本申请的一个实施方式中，所述方法还包括：去除所述隔离结构的一部分，以暴露所述第一鳍部和所述第二初始鳍部的远离所述衬底的一部分；以及去除所述至少一个第二初始鳍部的一部分以形成至少一个第二鳍部。

在本申请的一个实施方式中，所述方法还包括：向所述半导体层进行第一导电类型掺杂；以及对所述第二鳍部进行与所述第一导电类型相反的第二导电类型掺杂。

在本申请的一个实施方式中，所述方法还包括：在所述隔离结构的剩余部分形成覆盖所述半导体层以及所述第一鳍部和所述第二鳍部的栅介质层；以及在所述栅介质层上形成横跨所述第一鳍部和所述第二鳍部的牺牲栅极层；以及在所述栅介质层上形成沿周向包围所述牺牲栅极层的介质层。

在本申请的一个实施方式中，去除所述第一鳍部包括：去除所述牺牲栅极层；在所述第二鳍部上形成第三掩膜层；以及以所述第三掩膜层为掩蔽，去除所述栅介质层的至少位于所述第一鳍部和所述半导体层上的一部分。

在本申请的一个实施方式中，形成环绕所述半导体层的顶部的栅极结构包括：在所述介质层的内壁、所述半导体层上以及所述第二鳍部上依次形成电介质层和功函数叠层；以及在所述功函数叠层限定的空间填充导体材料，以形成环绕所述半导体层的顶部以及横跨所述第二鳍部的导电层。

在本申请的一个实施方式中，形成所述功函数叠层包括：在所述电介质层上形成第一类型的功函数层；在所述第一类型的功函数层上形成不同于第一类型的第二类型的功函数层；以及在所述第二类型的功函数层的位于所述半导体层的部分上形成所述第一类型的功函数层。

本申请的另一方面提供一种半导体器件，包括：至少一个半导体层，具有位于衬底上方的顶部以及延伸至衬底中的两个侧部；以及栅极结构，穿过所述侧部之间的区域的、沿周向环绕所述顶部。

在本申请的一个实施方式中，所述半导体器件还包括：至少一个鳍，从所述衬底凸出，所述鳍与所述半导体层间隔设置，其中，所述栅极结构横跨所述鳍；以及浅沟槽隔离结构，位于所述衬底上以分隔相邻的所述鳍和所述半导体层。

在本申请的一个实施方式中，所述半导体层的所述顶部与所述两个侧部相互接触的至少一部分暴露，所述半导体层的所述至少一部分包括第一导电类型部分。

在本申请的一个实施方式中，所述鳍的至少一部分暴露，所述鳍的至少一部分包括与所述第一导电类型相反的第二导电类型部分。

在本申请的一个实施方式中，所述栅极结构包括由外而内依次设置的电介质层、功函数叠层以及导电层。

在本申请的一个实施方式中，所述功函数叠层的位于所述半导体层的部分包括：依次叠置的第一类型的功函数层、第二类型的功函数层以及第一类型的功函数层。

在本申请的一个实施方式中，所述功函数叠层的位于所述鳍的部分包括：依次设置的所述第一类型的功函数层和所述第二类型的功函数层。

在本申请的一个实施方式中，所述半导体层的顶部与所述衬底的未凸出的部分的距离在400埃至900埃之间。

在本申请的一个实施方式中，所述半导体层的顶部在远离所述衬底的方向的厚度范围在100埃至300埃之间。

在本申请的一个实施方式中，所述鳍凸出所述衬底的高度范围在400埃至900埃之间。

本申请的另一方面还提供一种三维存储器，包括：存储阵列；以及外围电路，耦合至所述存储阵列，并包括：如上文中任一项所述的半导体器件。

本申请的再一方面提供一种存储器系统，包括：如上文所述的三维存储器，配置为存储数据；以及存储器控制器，耦合至所述三维存储器，并被配置为控制所述三维存储器。

在本申请的一个实施方式中，所述存储器系统包括：固态驱动器或存储卡。

附图说明

通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和优点将会变得更加明显。在附图中，

图1为根据本申请的一个实施方式的半导体器件的制造方法流程图；

图2-图19为根据本申请的一个实施方式的半导体器件的制造方法的工艺示意图。

图20为根据本申请的一个实施方式的半导体器件的立体示意图。

图21为图20所示的半导体器件沿A-A线的剖视示意图。

图22为根据本申请的一些实施方式的包括外围电路的三维存储器的示意图；

图23为根据本申请的一些实施方式的包括三维存储器的示例性系统的框图；

图24为根据本申请的一些实施方式的包括三维存储器的示例性存储卡的示意图；

图25为根据本申请的一些实施方式的包括三维存储器的示例性固态驱动(SSD)的示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。

注意，说明书中对“一个实施方式”、“实施方式”、“示例实施方式”、“一些实施方式”等的引用指示所描述的实施方式可以包括特定特征、结构或特性，但是每个实施方式可以不一定包括该特定特征、结构或特性。此外，这些短语不一定是指相同的实施方式。此外，当结合实施方式描述特定特征、结构或特性时，无论是否明确描述，结合其他实施方式实现这种特征、结构或特性都将在相关领域技术人员的知识范围内。

通常，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。

应容易理解的是，在本公开中的“上”、“上方”和“之上”的含义应该以最广泛的方式来解释，使得“上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间不具有中间特征或层(即，直接在某物上)的含义。

此外，诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与另一个(多个)元件或(多个)特征的如图中所示的关系。空间相对术语旨在涵盖器件在使用或操作中的除了图中描绘的取向之外的不同取向。装置可以以其它方式被定向(旋转90度或在其它取向)，并且相应地，本文所使用的空间相对描述词也可以被类似地解释。

如在本文使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个上层结构或下层结构之上延伸，或者可以具有小于下层结构或上层结构的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶面与底表面之间或在连续结构的顶面与底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性地”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。

图1是根据本申请的一个实施方式的半导体器件的制造方法1000的流程图。在一些示例中，该半导体器件例如可作为三维存储器的外围电路的一部分，该三维存储器例如为三维NAND存储器或三维NOR存储器。如图1所示，半导体器件的制造方法1000包括：

S1：去除衬底的一部分以形成至少一个第一鳍部；

S2：在所述第一鳍部的顶面和一对侧面形成半导体层，所述半导体层包括位于所述顶面的顶部和位于所述一对侧面的侧部；

S3：去除所述第一鳍部；

S4：形成穿过所述侧部之间的区域的、沿周向环绕所述顶部的栅极结构。

下面将分别参照图2-图25所示的半导体器件的制造方法各个阶段的示意图对上述步骤S1-S4进行分别的描述。描述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺。应当理解，方法中示出的操作不是详尽的，并且也可以在所说明的操作中的任意操作之前、之后或者之间执行其它的操作。

步骤S1：去除衬底的一部分以形成至少一个第一鳍部；

示例性地，衬底(如图2所示的衬底100)的制备材料例如可为硅(单晶硅或多晶硅)、单晶锗(Ge)、硅锗(GeSi)、绝缘体上的硅衬底或绝缘体上的锗衬底或者绝缘体上的锗化硅衬底等。

在本申请的一个实施方式中，衬底100可以是待用于制作非易失性存储器的外围电路的衬底。本申请对衬底100的结构、材质以及形成工艺不作限定，此外，衬底100可进行离子掺杂，掺杂的离子类型和离子浓度也可根据实际需要进行选择。

在衬底100的顶面中或者平行于衬底的顶面的第一水平方向表示X方向，在衬底的顶面中或者平行于衬底的顶面的第二方向表示Y方向，第一水平方向和第二水平方向垂直，即X方向和Y方向相互垂直，垂直于衬底的顶面的第三方向表示Z方向。而在字母“X”或“Y”附近并且示出了圆和叉的组合的符号，表示图中的X方向或Y方向相对于图形的绘图页指向内部。

在一些示例中，可采用合适的干法刻蚀或湿法刻蚀工艺去除衬底100的一部分来形成至少一个第一鳍部(例如，图7所示出的第一鳍部101')。应当理解的是，第一鳍部101'的数量可为1个，也可为超过1个的多个，本申请对此不做限定。

图2示出了根据本申请的一个实施方式的半导体器件的制造方法的、形成初始鳍部之后的半导体结构的Z-X向的剖面示意图。在一些示例中，可通过合适的刻蚀工艺刻蚀衬底100来形成凸出的且分立的多个初始鳍部，例如可形成第一初始鳍部101和第二初始鳍部102。在一些示例中，第一初始鳍部101和第二初始鳍部102可分别包括凸出衬底的部分130、阻隔层102和掩膜层104。可选地，第一初始鳍部101和第二初始鳍部102可向一个方向(例如Y方向)延伸。

继续参考图2，在一些示例中，可在衬底100上依次形成阻隔层103(例如氧化硅层)和掩膜层104(例如氮化硅层)。可选地，位于掩膜层104下方的阻隔层103可减轻衬底100与掩膜层104之间的应力，并且可保护衬底100免于后续对衬底100进行离子注入时造成的损伤。可选地，可通过原子层沉积(Atomic Layer Deposition，ALD)、化学气相沉积(Chemical Vapor Deposition，CVD)、高密度等离子体CVD(High density plasma chemical vapor deposition，HDP-CVD)、物理汽相沉积(Physical vapor deposition，PVD)中的一种或多种薄膜沉积工艺分别形成阻隔层103和掩膜层104。

在一些示例中，可在掩膜层104上形成图案化的光阻层(例如，光刻胶)，然后通过合适的刻蚀工艺将光刻胶的图案转移至掩膜层104。在图案化期间，阻隔层103可用于保护位于其下方的衬底100免受损伤。可选地，执行刻蚀工艺之后，例如，可在灰化和/或湿剥离工艺中去除光刻胶。

图3示出了根据本申请的一个实施方式的制造方法的、形成隔离结构之后的半导体结构的Z-X向的剖面示意图。在一些示例中，可通过例如CVD、PVD、ALD中的一种或多种薄膜沉积工艺在衬底100上形成分隔第一初始鳍部101和第二初始鳍部102的隔离结构105。

在一些示例中，第一初始鳍部101和第二初始鳍部102的至少一个侧面可暴露，隔离结构105可形成于第一初始鳍部101和第二初始鳍部102的另外的一对侧面。在一些示例中，隔离结构105还可覆盖第一初始鳍部101和第二初始鳍部102的顶面。可选地，可通过化学机械研磨工艺(Chemical mechanical polishing，CMP)对隔离结构105的顶面进行平坦化处理。可选地，上述CMP工艺可停止于掩膜层104的顶面，从而暴露出第一初始鳍部101和第二初始鳍部102的顶面。可选地，第一初始鳍部101和第二初始鳍部102可暴露出掩膜层104的顶面。

如本文中所描述的，第一初始鳍部101、第二初始鳍部102、隔离结构105以及衬底100各自具有顶面和侧面。其中，顶面可为平行于或大致平行于衬底100且远离衬底100的一个表面；相对的两个侧面组成一对，称为“一对侧面”。

图4-图7为根据本申请的一个实施方式的制造方法在执行某些操作之后形成的半导体结构的示意性立体图。图8为图7中Z-X向的剖面示意图。如图4所示，在一些示例中，可经由第一初始鳍部101的暴露的顶面以及与隔离结构105相对的一对侧面，去除第一初始鳍部101的部分，以形成如图7所示的第一鳍部101'。可选地，第一鳍部101'可延伸至衬底100的未凸出的部分中。作为一个选择，通过刻蚀第一初始鳍部101形成的第一鳍部101'的一对侧面与衬底100可具有小于90度的角度，即，第一鳍部101'的一对侧面可为斜面。

继续参考图4，在一些示例中，可以覆盖第二初始鳍部102的顶面以及第一初始鳍部101的部分顶面的第一掩膜层106为掩蔽，去除部分的第一初始鳍部101来形成上述第一鳍部101'。可选地，第一鳍部101'可在Y方向延伸。

参考图4，在一些示例中，可通过例如CVD、PVD或ALD中的一种或多种薄膜沉积在隔离结构105上形成覆盖第二初始鳍部102的顶面和第一初始鳍部101的部分顶面的第一掩模层106。作为一个选择，可依次在隔离结构105上依次形成覆盖第二初始鳍部102和第一初始鳍部101的掩膜层(未示出)和光刻胶(未示出)，然后通过掩膜版(未示出)对光刻胶进行图案化，随后可通过刻蚀等工艺将光刻胶上的图案转移至掩膜层，以形成上述第一掩膜层106。

参考图5，在一些示例中，可以第一掩膜层106为掩蔽，通过合适的干法刻蚀或湿法刻蚀工艺去除第一初始鳍部101的与隔离结构105相对的一对侧面的一部分，可选地，还可去除第一初始鳍部101的未被第一掩膜层106覆盖的顶面的再一部分。在如图5所示的示例中，该刻蚀工艺可去除阻隔层102和掩膜层104以及凸出衬底的部分130的一部分。

参考图6，在一些示例中，可通过合适的干法刻蚀或湿法刻蚀工艺去除第一掩膜层106的位于第一初始鳍部101的顶面的一部分。继续参考图6，在一些示例中，可在第一初始鳍部101的暴露的一对侧面形成第二掩膜层122，示例性地，可以第二掩膜层122为掩蔽，经由第一初始鳍部101的暴露的顶面，去除第一初始鳍部101的另一部分，从而形成如图7和图8所示的第一鳍部101'。在如图7和图8所示的示例中，该刻蚀工艺可至少去除阻隔层102和掩膜层104的剩余部分。可选地，第一鳍部101'凸出衬底100的高度可在400埃至900埃之间。

本领域技术人员应当理解，上述形成第一鳍部101'的部分或全部过程可适用于多个初始鳍部以在需要时形成任意合合适的多个鳍部。

S2：在所述第一鳍部的顶面和一对侧面形成半导体层，所述半导体层包括位于所述顶面的顶部和位于所述一对侧面的侧部；

图9示出了根据本申请的一个实施方式的半导体器件的制造方法的、形成半导体层之后的半导体结构的Z-Y向的剖面示意图。如图9所示，在一些示例中，在形成第一鳍部(例如，图8所示的第一鳍部101')之后，可通过CVD、PVD、ALD、选择性外延生长工艺中的一种或多种薄膜形成工艺在第一鳍部101'的顶面和一对侧面共形地成半导体层107。

在半导体层107包括硅锗的一些示例中，可通过控制外延生长工艺的温度等参数，使包含硅锗的半导体层中锗的含量为15％至50％之间。例如，外延生长工艺的工艺温度可控制在400℃至500℃之间。外延生长的半导体层107例如可包括多层结构，多层结构中的至少部分层结构的硅锗含量不同。以包括三层的多层结构为示例，三层结构中中间层的锗含量比其余两层的锗的含量高，三层结构中的每一层的锗含量可依次为20％、50％以及20％。

继续参考图9，在一些示例中，半导体层107可具有远离衬底100的顶部1071(例如，沟道区)以及延伸至衬底100的未凸出的部分的侧部1072和侧部1073(例如，源区和漏区)。可选地，第一鳍部101'与半导体层107的材料不同。在一些示例中，第一鳍部101'的材料例如包括硅，半导体层107的材料例如包括硅锗。

在一些示例中，半导体层107的顶部1071与衬底100的未凸出的部分的距离范围在400埃至900埃之间。可选地，半导体层107的顶部1071在垂直或大致垂直于衬底100的方向上的厚度范围可为100埃至300埃。示例性地，可采用CMP平坦化工艺使半导体层107的顶面与隔离结构105的顶面共面。

在本申请的一个实施方式中，可采用就地处理的方法进行上述刻蚀工艺和薄膜形成工艺。换言之，可采用例如刻蚀工艺形成第一鳍部101'；以及就地采用例如选择性外延生长工艺在第一鳍部101'的顶面和一对侧面形成半导体层107。可选地，用于选择性外延生长半导体层107的制造工艺可包括气相外延(Vapor phase epitaxy，VPE)、液相外延(Liquid phase epitaxy，LPE)、分子束外延(Molecular beam epitaxy，MPE)的一种或多种。

就地处理可以是例如不移动半导体器件的中间体(例如，包括衬底100、第一鳍部101'、第二初始鳍部102、隔离结构105的中间体)，使上述两个工艺步骤在同一机台或腔室中实现的处理过程，就地处理可保证半导体结构制备过程的高清洁度，提高最终形成的半导体器件的电特性。

在本申请的一个实施方式中，可通过例如离子注入工艺对半导体层107和第一鳍部101'进行第一导电类型掺杂。可选地，该第一导电类型掺杂可为P型掺杂，P型掺杂的粒子例如可为硼、锗、铟等。可选地，该P型掺杂例如可为轻掺杂，轻掺杂的掺杂浓度例如为10⁹cm^-3～10¹²cm^-3。在另一些示例中，上述第一导电类型掺杂可为N型掺杂，本申请对此不做限定。

在半导体层107包括硅锗并且衬底100包括硅的一些示例中，由于硅锗与多晶硅相比具有更高的迁移率，有助于提高沟道的载流子迁移率。

图10示出了根据本申请的一个实施方式的半导体器件的制造方法的、形成第二鳍部之后的半导体结构的Z-X向的剖面示意图。如图10所示，在本申请的一个实施方式中，可在形成半导体层107之后，采用例如CMP工艺或刻蚀工艺沿靠近衬底100的方向去除隔离结构105的一部分，从而形成浅沟槽隔离结构(Shallow Trench Isolation，STI)108。可选地，浅沟槽隔离结构108的顶面可低于第一鳍部101'和第二鳍部102'的顶面。浅沟槽隔离结构108可用于隔离相邻的半导体元件，例如隔离相邻的场效应晶体管。可选地，形成浅沟槽隔离结构的材料包括氧化硅、氮化硅或者氮氧化硅等绝缘材料。

作为一种选择，隔离结构105可相对于衬底100以及第一鳍部101'和第二初始鳍部102(图8)具有大于设定值的刻蚀选择比，例如刻蚀选择比大于8:1，以在形成浅沟槽隔离结构108的过程中保留衬底100以及第一鳍部101'和第二初始鳍部102。在一些示例中，浅沟槽隔离结构108可暴露第一鳍部101'和第二初始鳍部102以及半导体层107的远离衬底100的一部分。

继续参考图10，在一些示例中，还可去除暴露的第二初始鳍部102的至少一部分以形成第二鳍部102'。可选地，可依次去除第二初始鳍部102的掩膜层104以及阻隔层103来形成第二鳍部102'。第二鳍部102'和第一鳍部101'例如可在同一方向延伸(例如，Y方向)。可选地，在去除第二初始鳍部102的掩膜层104之后，可以阻隔层103为保护，采用离子注入工艺对第二初始鳍部102进行与第一导电类型相反的第二导电类型掺杂，。可选地，在第一导电类型掺杂为P型掺杂的示例中，可向第二初始鳍部102掺杂例如掺杂磷、砷、锑等N型导电粒子，该N型导电粒子的掺杂例如可为轻掺杂，轻掺杂的掺杂浓度例如包括10⁹cm^-3～10¹²cm^-3。

S3：去除所述第一鳍部；

在一些示例中，在形成半导体层107之后，可采用例如干法刻蚀或湿法刻蚀工艺去除第一鳍部101'(图10)。

图11-图13为根据本申请的一个实施方式的制造方法在执行某些操作之后形成的半导体结构的Z-X向的剖面示意图。图14-图15为根据本申请的一个实施方式的制造方法在执行某些操作之后形成的半导体结构的沿Z-X向的投影示意图。图16和图17为根据本申请的一个实施方式的制造方法在执行某些操作之后形成的半导体结构的局部立体示意图。图18为图17所示的半导体结构的沿Z-X向的投影示意图。

如图11所示，在一些示例中，可在形成浅沟槽隔离结构108之后，在浅沟槽隔离结构108的顶面、暴露的半导体层107和第一鳍部101'和第二鳍部102'的表面形成栅介质层109。示例性地，可通过诸如ALD、CVD、HDP-CVD、PVD中的一种或几种薄膜沉积工艺形成栅介质层109。可选地，栅介质层109的材料例如包括氧化硅、氮化硅或氮氧化硅等绝缘材料。该栅介质层109可用于在后续制程和半导体器件中电隔离栅极和沟道。

在本申请的一个实施方式中，可通过原位水蒸气(ISSG，In-Situ Steam Generation)法形成栅介质层109。例如通过ALD在浅沟槽隔离结构108的顶面、暴露的半导体层107和第一鳍部101'和第二鳍部102'的表面沉积氮化硅层后，通过原位水汽法将氮化硅层表面的氮化硅氧化为二氧化硅以制得共形的栅介质层109。通过原位水汽共形生成的栅介质层109厚度均匀且厚度可控，有利于提高栅控能力。

在本申请的一个实施方式中，也可直接通过ALD工艺在浅沟槽隔离结构108的顶面、暴露的半导体层107和第一鳍部101'和第二鳍部102'的表面沉积形成栅介质层109。本申请对形成栅介质层109的具体方式不做限定。

如图12所示，在一些示例中，可通过CVD、PVD或ALD中的一种或多种薄膜沉积工艺在栅介质层109上形成横跨半导体层107、第一鳍部101'以及第二鳍部102'的牺牲栅极层110。牺牲栅极层110可覆盖半导体层107、第一鳍部101'以及第二鳍部102'的暴露的至少一部分。

继续参考图12，在一些示例中，可在栅介质层109上形成覆盖半导体层107、第一鳍部101'和第二鳍部102'以及浅沟槽隔离结构108的牺牲栅极材料。可选地，可在牺牲栅极材料上形成图案化的硬掩膜层111(例如氮化物)，并以该硬掩膜层111为掩蔽，去除一部分牺牲栅极材料以形成横跨第一鳍部101'和第二鳍部102'的牺牲栅极层110。可选地，牺牲栅极层110在Y方向的尺寸例如大于等于20nm。在一些示例中，半导体层107的被牺牲栅极层110覆盖的部分可作为沟道区。

可选地，硬掩膜层111可保留至后续合适的步骤中予以去除。该牺牲栅极层110可将栅极位置进行占据，并在后续步骤中予以去除并替换为合适的栅极材料。示例性地，形成该牺牲栅极层110的材料可包括多晶硅。如图13所示，在一些示例中，可在栅介质层109上形成沿周向包围牺牲栅极层110的介质层140。可选地，介质层140在Y方向的尺寸可小于半导体层107以及第一鳍部101'和第二鳍部102'在Y方向的尺寸，从而暴露半导体层107以及第一鳍部101'和第二鳍部102'的在Y方向的端部。在一些示例中，介质层140在Y方向的尺寸例如大于等于10nm。可选地，半导体层107在Y方向的暴露的端部可作为源区/漏区。在一些情况下，介质层140可用于将牺牲栅极层110及其下方的沟道区与源区/漏区分隔开，并保护沟道区不被后续的离子注入工艺损伤。在另一些情况下，介质层140可用于将牺牲栅极层110与相邻的半导体器件电隔离。此外，介质层140还可用于限定后续形成的栅极结构(例如，图19所示的栅极结构121)的空间。可选地，介质层140可包括间隔层(Spacer)112和层间介质层(Inter-layer dielectric，ILD)113。在一些示例中，可通过CVD、PVD或ALD中的一种或多种薄膜沉积工艺在牺牲栅极介质层110上依次形成包围栅介质层109的间隔层112和层间介质层113。在保留硬掩膜层111的一些示例中，可将硬掩膜层111作为间隔层112的一部分，并在此基础上继续形成间隔层112的其余部分。

示例性地，可通过例如CMP工艺对间隔层112和层间介质层113的远离衬底100的顶面进行减薄处理，以暴露牺牲栅极介质层110的顶面。可选地，间隔层112的材料例如包括氮化硅。可选地，层间介质层113的材料例如可包括氧化硅、氮化硅或者氮氧化硅等绝缘材料。

在本申请的一个实施方式中，可在形成间隔层112之后，对半导体层107以及第一鳍部101'和第二鳍部102'的暴露的端部进行导电粒子的重掺杂。示例性地，可以间隔层112为掩蔽，通过离子注入工艺对半导体层107以及第一鳍部101'的暴露的端部进行第一导电类型的重掺杂，例如，掺杂P型导电粒子，该重掺杂的掺杂浓度例如为10¹⁵cm^-3～10²⁰cm^-3。可选地，还可对第二鳍部102'的暴露的端部进行与第一导电类型相反的第二导电类型的掺杂，例如，掺杂N型导电粒子。

如图14所示，在形成介质层140之后，可通过例如湿法刻蚀工艺、干法刻蚀工艺或其组合去除牺牲栅极层110，从而释放牺牲栅极层110占据的空间120(图16)，并暴露空间120内的栅介质层109。

如图15所示，在一些示例中，可通过例如CVD、PVD、ALD中的一种或多种薄膜沉积工艺在栅介质层109上形成覆盖第二鳍部102'的第三掩膜层114。作为一个选择，可在空间120和浅沟槽隔离结构108上形成掩膜层(未示出)和光刻胶(未示出)，然后通过掩膜版(未示出)对光刻胶进行图案化，随后可通过刻蚀等工艺将光刻胶上的图案转移至掩膜层，以形成上述第三掩膜层114。

在一些示例中，可以第三掩膜层114为掩蔽，采用诸如离子铣刻蚀、等离子刻蚀、反应离子刻蚀和激光刻蚀等干法刻蚀工艺去除栅介质层109的位于所述第一鳍部101'和所述半导体层107上的一部分。可选地，还可去除栅介质层109的位于浅沟槽隔离结构108上的一部分。可选地，还可通过合适的刻蚀工艺去除第三掩膜层114。在一些示例中，在同一刻蚀工艺下，第三掩膜层114与间隔层112、层间介质层113以及栅介质层109各具有较高的刻蚀选择比，以在去除第三掩膜层114时，间隔层112、层间介质层113以及位于第一鳍部101'上的栅介质层109均得以保留。可选地，第三掩膜层114与间隔层112的刻蚀选择比例如为10～20:1。可选地，第三掩膜层114与层间介质层113的刻蚀选择比例如为10～20:1，第三掩膜层114与栅介质层109的刻蚀选择比例如为10～20:1。

在一些示例中，还可以第三掩膜层114为掩蔽，去除第一鳍部101'。可选地，还可继续去除第三掩膜层114，形成如图16-图18所示的结构。在如图16所示的示例中，介质层140的内壁(例如，间隔层112)、浅沟槽隔离结构108的顶面、衬底100以及半导体层107的至少一部分暴露。可选地，栅介质层109的位于第二鳍部102'上的剩余部分可暴露。

继续参考图16，在一些示例中，可在去除栅介质层109的一部分之后，采用合适的刻蚀工艺(例如，各向同性的湿法刻蚀工艺)去除第一鳍部101'。可选地，在同一刻蚀工艺下，第一鳍部101'与半导体层107具有预定的刻蚀选择比，从而能够在去除第一鳍部101'时保留半导体层107。示例性地，第一鳍部101'与半导体层107的刻蚀选择比大于等于10:1，可选地，还可通过调整第一鳍部101'和半导体层107的形成方法以及工艺参数，例如可调整工艺温度，使得在同一刻蚀工艺下，第一鳍部101'和半导体层107刻蚀工艺第一鳍部101'与半导体层107的刻蚀选择比大于等于20:1。

S4：形成穿过所述侧部之间的区域并且沿周向环绕所述顶部的栅极结构。

图19为根据本申请的一个实施方式的制造方法的、形成栅极结构之后的半导体结构的局部立体示意图。如图19所示，在一些示例中，可在介质层140的内壁(例如，间隔层112上)、浅沟槽隔离结构108的顶面和衬底100的暴露的部分、半导体层107以及第二鳍部102'上形成栅极结构121。可选地，栅极结构121可穿过半导体层107的侧部1072和侧部1073之间的区域，并沿周向环绕半导体层107的顶部1071。可选地，栅极结构121可包括依次形成的高介电常数的电介质层116、功函数叠层以及导电层115。

在一些示例中，可通过例如CVD、PVD、ALD中的一种或几种薄膜沉积工艺在间隔层112上、浅沟槽隔离结构108的顶面和衬底100的暴露的部分、半导体层107以及栅极介质层109的剩余部分上形成电介质层116。电介质层116例如包括高介电常数材料，其介电常数K的范围在10-40之间，从而能够对栅极到沟道电势的通道进行有效控制，以抑制不断增加的栅极泄漏电流和日益恶化的短沟道效应。

在一些示例中，可通过例如CVD、PVD、ALD中的一种或几种薄膜沉积工艺在电介质层116上形成第一类型的功函数层117。可选地，用于第一类型的功函数层117的材料例如包括TiN、TaN、TiNx、TaNx、TiNSi中的任一种及其组合。

在一些示例中，可在第一类型的功函数层117上沉积不同于第一类型的第二类型的功函数层118。可选地，用于第二类型的功函数层118的材料例如包括Al、TiAl、TiAlx、TiAlCx、TiCx、TaCx中的任一种及其组合。

在一些示例中，可在第二类型的功函数层118的位于半导体层107的部分上形成与第一类型的功函数层117类型相同的第三类型的功函数层119。可选地，位于第二类型的功函数层118上的第三类型的功函数层119的材料与第一类型的功函数层117的材料可相同。可选地，第三类型的功函数层119厚度范围为3nm-6nm。可通过调节该第三类型的功函数层119的厚度实现半导体器件在低漏电流情况下的低阈值电压。

在一些示例中，可采用例如钨、钴、镍、铜、铝、氮化钛、氮化钽中的一种或多种导电材料填充功函数叠层限定的空间，以形成环绕半导体层107的顶部1071(例如，沟道区)的导电层115。在一些示例中，可通过CVD、PVD、ALD、溅镀、热蒸镀、电子束蒸镀中的一种或多种工艺形成上述导电层115。

如图20所示，在一些示例中，可在形成栅极结构121之后，去除间隔层112和层间介质层113，以形成栅极环绕场效应晶体管和鳍式场效应晶体管。示例性地，当半导体层107进行了P型导电粒子掺杂，第二鳍部102'进行了N型导电粒子掺杂，可同时形成P型的栅极环绕场效应晶体管和N型的鳍式场效应晶体管。

应当理解的是，本申请提供的制造方法也可根据需要只形成栅极环绕场效应晶体管或根据需要同时形成N型的栅极环绕场效应晶体管和P型的鳍式场效应晶体管。

一方面，本申请提供的半导体器件的制造方法可在鳍式场效应晶体管制造工艺基础上通过形成共形的半导体层作为沟道区和源/漏区，然后通过去除牺牲栅极层110和沟道区下方的第一鳍部101'得到空腔，通过填充空腔即形成栅极环绕场效应晶体管。

另一方面，本申请的制造方法可兼容现有的鳍式场效应晶体管制造工艺，以第一掩膜层106、第二掩膜层122以及第三掩膜层114的掩蔽同时制得栅极环绕场效应晶体管和鳍式场效应晶体管，例如可制得兼容栅极环绕场效应晶体管和鳍式场效应晶体管的优良特性的CMOS器件。

本申请的另一方面，提供一种半导体器件，该半导体器件包括至少一个半导体层(例如图21所示的半导体层107)，半导体层107具有位于衬底(例如图21所示的衬底100)上方的顶部1071以及延伸至衬底100中的侧部1072和侧部1073。该半导体器件还包括栅极结构(例如图21所示的栅极结构121)，栅极结构121可穿过半导体层107的侧部1072和侧部1073之间的区域，并沿周向环绕半导体层107的顶部1071。

作为一个选择，半导体层107的例如沿Y方向的两个端部(例如，顶部1071与侧部1072和侧部1073分别接触的至少一部分)可暴露，该暴露的两个端部的至少一部分可进行第一导电类型掺杂，形成第一导电部分(未示出)。可选地，该第一导电部分例如为P型重掺杂的部分。可选地，该P型重掺杂的部分可作为源区和漏区，半导体层107的顶部1071可作为沟道区，沟道区可在源区和漏区之间延伸，从而该半导体器件可为P型的栅极环绕场效应晶体管。作为另一个选择，上述两个端部也可进行N型重掺杂以形成N型的栅极环绕场效应晶体管。

本申请的还一方面提供另一种半导体器件200，如图20所示，半导体器件200包括：衬底100、从衬底100凸出的至少一个鳍102'、半导体层107、浅沟槽隔离结构108和栅极结构121。

如图21所示，在一些示例中，半导体层107可具有远离衬底100的顶部1071以及延伸至衬底100中的侧部1072和侧部1073。可选地，半导体层107与鳍102'的材料不同。在一些示例中，半导体层107的材料例如包括硅锗，鳍102'的材料例如包括硅。

在一些示例中，半导体层107和鳍102'可间隔设置。可选地，浅沟槽隔离结构108可设置于衬底100上以电分隔鳍102'和半导体层107。可选地，浅沟槽隔离结构108在垂直或大致垂直于衬底100方向的高度小于半导体层107和鳍102'的高度。

在一些示例中，半导体层107的顶部1071与衬底100的距离范围在400埃至900埃之间。可选地，半导体层107的顶部1071在垂直或大致垂直于衬底100的方向上的厚度范围可为100埃至300埃。可选地，鳍102'凸出衬底100的高度可在400埃至900埃之间。

如图21所示，在一些示例中，栅极结构121可设置于浅沟槽隔离结构108上，可选地，栅极结构121还可穿过半导体层107的侧部1072和侧部1073之间的区域，并沿周向环绕半导体层107的顶部1071。可选地，栅极结构121还可横跨鳍102'。作为一个选择，栅极结构121可设置于鳍102'的顶面和一对侧面的一部分上。

在一些示例中，鳍102'的至少一部分(例如，沿Y方向的两个端部)可暴露，该暴露的两个端部的至少一部分可进行与第一导电类型相反的第二导电类型的掺杂，形成第二导电部分，重掺杂。可选地，该第二导电部分可为重N型掺杂部分。示例性地，该重N型掺杂部分可作为源区和漏区，位于栅极结构121下的部分可作为沟道区。在一些示例中，该半导体器件200的包括鳍102'的部分可为N型的鳍式场效应晶体管。在另一些示例中，第二类型的掺杂也可为P型掺杂，本申请对此不做限定。

在半导体器件200包括P型的栅极环绕场效应晶体管和N型的鳍式场效应晶体管的示例中，该半导体器件200例如可为CMOS型的反相器。

如图20和图21所示，在一些示例中，栅极结构121包括由外而内依次设置的电介质层116、功函数叠层以及导电层115。示例性地，电介质层116可包括高介电常数材料，其介电常数K的范围在10-40之间，从而能够对栅极到沟道电势的通道进行有效控制，以抑制不断增加的栅极泄漏电流和日益恶化的短沟道效应。

可选地，功函数叠层的位于鳍102'的部分包括：依次设置的第一类型的功函数层117和第二类型的功函数层118。可选地，用于第一类型的功函数层117的材料例如包括TiN、TaN、TiNx、TaNx、TiNSi中的任一种及其组合。可选地，用于第二类型的功函数层118的材料例如包括Al、TiAl、TiAlx、TiAlCx、TiCx、TaCx中的任一种及其组合。

可选地，功函数叠层的位于半导体层107的部分包括依次叠置的第一类型的功函数层117、不同于第一类型的第二类型的功函数层118以及与第一类型相同的第三类型的功函数层119。可选地，第三类型的功函数层119的材料可与第一类型的功函数层117的材料相同。可选地，第三类型的功函数层119的厚度范围为3nm-6nm。在一些示例中，可通过调节该第三类型的功函数层119的厚度对位于鳍102'上的导电层(栅极)115的一部分的功函数进行调节，进而能够实现半导体器件200在低漏电流情况下的低阈值电压。

如图20和图21所示，在一些示例中，功函数叠层限定的空间可填充例如钨、钴、镍、铜、铝、氮化钛、氮化钽中的一种或多种导电材料填充以形成环绕半导体层107的顶部1071的导电层115。

由于在上文中描述制造方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的半导体器件200，因此与其相关或相似的内容不再赘述。

尽管在此描述了半导体器件的示例性制造方法和结构，但可以理解，一个或多个特征可以从该半导体器件的结构中被省略、替代或者增加。另外，所举例的各层及其材料仅仅是示例性地。

本申请的一些实施方式还提供一种三维存储器404，如图22所示，在一些示例中，三维存储器404包括耦接的存储阵列102和外围电路101，外围电路101例如包括上文所描述的半导体器件200。在一些实施方式中，可将存储阵列102和外围电路101布置在同一个芯片上。在另外一些实施方式中，可将存储阵列102布置在阵列芯片上，将外围电路101布置在不同的芯片(例如，使用互补金属氧化物半导体(CMOS)技术实现，且被称为CMOS芯片)上。阵列芯片和CMOS芯片可通过例如键合等工艺电耦接在一起。在一些实施方式中，三维存储器404是封装一个或多个阵列芯片和CMOS芯片的集成电路(IC)封装。

可选地，三维存储器404可被配置为将数据存储在存储阵列102中，并响应于接收到的命令(CMD)来执行操作。在一些实施方式中，三维存储器404可接收写命令、读命令、擦除命令等，并可相应地执行操作。

通常存储阵列102可包括一个或多个存储平面160，并且存储平面160中的每个存储平面可包括多个存储块(例如，图22所示的块-1至块-N)。在一些示例中，并发操作可在不同的存储平面160处发生。

在一些实施方式中，存储阵列102例如可为闪存阵列，并且可使用3D NAND闪存技术来实现。在一些实施方式中，外围电路101包括耦合在一起的行解码器(字线驱动器)110、页缓冲器(感测放大器)120、数据输入/输出(I/O)电路130、电压发生器140和控制电路150。

在一些示例中，行解码器(字线驱动器)110可配置为根据来自控制电路150的行地址(R-ADDR)以及由电压发生器140生成的字线电压驱动字线(WL)。在一些实施方式中，行解码器(字线驱动器)110还可以选择/取消选择并驱动源极选择线(SSL)和漏极选择晶线(DSL)。

在一些示例中，页缓冲器(感测放大器)120耦合到存储阵列102的位线(BL)，并且被配置为根据来自控制电路150的控制信号对读操作和写操作期间的数据进行缓冲。可选地，页缓冲器(感测放大器)120可以在读取操作中从位线(BL)感测表示存储的数据位的低功率信号。

在一些示例中，外围电路101还包括未示出的列解码器(位线驱动器)，列解码器(位线驱动器)可以被配置为由控制电路150控制。

在一些示例中，数据I/O电路130经由数据线DR耦合到页缓冲器120。在一个示例中(例如，在读取操作期间)，数据I/O电路130被配置为经由页缓冲器120和BL将从存储阵列102读取的数据上传到外部电路(例如，存储器控制器406)。

在一些示例中，电压发生器140被配置为产生适当的电压，以用于三维存储器404的适当操作。例如，电压发生器140可在三维存储器404的操作期间产生适当的读取电压、编程电压或擦除电压。

在一些示例中，控制电路150被配置为接收命令(CMD)和地址(ADDR)，并且基于该命令和地址，将控制信号提供给诸如行解码器110、页缓冲电器120、数据I/O电路130、电压发生器140等电路。例如，控制电路150可以基于地址ADDR来生成行地址R-ADDR和列地址C-ADDR，并且将行地址R-ADDR提供给行解码器110，以及将列地址提供给数据I/O电路130。在另一些示例中，控制电路150可基于所接收的CMD来控制电压发生器140产生适当的电压。控制电路150可协调其它电路，以在适当的时间并且按照适当的电压向存储阵列102提供信号。

如图23所示，在一些示例中，系统400可以包括主机408和具有一个或多个三维存储器404和存储器控制器406的存储器系统402。主机408可以是电子设备的处理器，例如中央处理单元(CPU)，或者片上系统(SoC)，例如应用处理器(AP)。主机408可被配置为发送或接收存储于三维存储器404中的数据。可选地，系统400可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或其中具有存储的任何其他合适的电子设备。

根据一些实施方式，存储器控制器406耦合到三维存储器404和主机408，并且被配置为控制三维存储器404。存储器控制器406可以管理存储在三维存储器404中的数据，并且与主机408通信。在一些实施方式中，存储器控制器406被设计用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子设备中的其他介质。在一些实施方式中，存储器控制器406被设计用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，该嵌入式多媒体卡(eMMC)用作移动设备(诸如智能电话、平板电脑、膝上型计算机等)和企业存储阵列的数据存储。存储器控制器406可以被配置为控制三维存储器404的操作，诸如读取、擦除和编程操作。存储器控制器406还可以被配置为管理关于三维存储器404中存储的或要存储的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器406还被配置为针对从三维存储器404读取或向其写入数据处理纠错码(ECC)。也可以由存储器控制器406执行任何其他合适的功能，例如，格式化三维存储器404。存储器控制器406可以根据特定通信协议与外部设备(例如，主机408)通信。例如，存储器控制器406可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如为USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。

存储器控制器406和一个或多个三维存储器404可以集成到各种类型的存储装置中，例如，包括在相同的封装中，诸如通用闪存(UFS)封装或eMMC封装。即，存储器系统402可实施为不同类型的终端电子产品并封装到所述终端电子产品中。在如图24所示的一个示例中，存储器控制器406和单个三维存储器404可以集成到存储卡502中。存储卡502可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡502可进一步包括将存储卡502与主机(例如，图23中的主机408)电耦合的存储卡连接器504。在如图25所示的另一示例中，存储器控制器406和多个三维存储器404可以被集成到SSD 506中。SSD 506可进一步包括将SSD 506与主机(例如，图23中的主机408)电耦合的SSD连接器508。在一些实施方式中，SSD 506的存储容量和/或操作速度大于存储卡502的存储容量和/或操作速度。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。