半导体结构及其制造方法与流程

本发明是关于一种半导体结构、及其制造方法。本发明特别是关于一种其中通道层被连接至基板的半导体结构、及其制造方法。

背景技术：

为了减低体积及重量、增加功率密度、改善可移植性等理由，业界人士是致力于增加半导体装置的密度。一种达成方式是使用三维(3D)结构取代传统的二维(2D)结构。三维半导体结构可能包括形成于基板上的多个叠层。这些叠层由高深宽比的沟槽或孔洞彼此分开。某些结构可能沿着叠层的侧壁形成于沟槽或孔洞中、和/或形成在沟槽或孔洞的底部。然而，随着叠层的高度增加，可能出现某些关于这些结构的问题。举例来说，这类结构会更难以形成和保持其预定外型及状态。

技术实现要素：

本发明是关于关注形成于叠层侧壁上的结构的半导体结构、及其制造方法。

根据一些实施例，提供一种半导体结构的制造方法。这种方法包括下列步骤。首先，在一基板上形成多个叠层。分别在这些叠层的侧壁上形成多个存储器层。分别在存储器层上形成多个通道层，并暴露出这些通道层各自的一表面。之后，形成多个连接部，连接部分别将所述通道层各自的表面连接至基板。

根据一些实施例，提供一种半导体结构。这种半导体结构包括一基板、多个叠层、多个存储器层、多个通道层、及多个连接部。叠层设置于基板上。叠层分别包括交替叠层的导电层及绝缘层。存储器层分别设置于叠层的侧壁上。通道层分别设置于存储器层上，通道层分别包括暴露出的一表面。连接部分别将所述通道层各自的表面连接至基板。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1A～图1H绘示根据一实施例的半导体结构的制造方法。

图2A～图2I绘示根据一实施例的半导体结构的制造方法。

图3A～图3J绘示根据一实施例的半导体结构的制造方法。

图4A～图4F绘示根据一实施例的半导体结构的制造方法。

图5A～图5H绘示根据一实施例的半导体结构的制造方法。

图6A～图6I绘示根据一实施例的半导体结构的制造方法。

【符号说明】

102、202、302、402、502、602：基板

104、204、304、408、508、608：叠层

106、206、306：牺牲层

108、208、308、412、512、612：绝缘层

110、210、310、414、514、614：硬掩模层

112、212、312：选择性外延成长层

114、214、314、416、516、616：存储器层

120、220、324、422、522、626：通道层

122、424：间隔物

124：连接部

126：选择性外延成长层

128、226、330：氧化物

130、228、332：气隙

132、230、334：导电层

134、232、336：势垒层

222：连接层

224：连接部

316、618：剩余部分

320、622：虚通道层

322、624：氧化物

326：连接层

328：连接部

404、504、604：埋层

406、506、606：源线

410、510、610：导电层

426：连接部

428：选择性外延成长层

526：连接层

528：连接部

530：连接部

628：连接层

630：连接部

632：连接部

1040、2040、3040、4080、5080、6080：叠层

1060、2060、3060：牺牲层

1080、2080、3080、4120、5120、6120：绝缘层

1100、2100、3100、4140、5140、6140：硬掩模层

1140、2140、4160、5160：共形存储器层

1160、2160、3160、4180、5180、6180：氧化物层

1180、2180、3180、4200、5200、6200：氮化物层

1200、2200、3240、4220、5220、6260：共形通道层

1220、4240：间隔物层

2220、5240：间隔物层

3140、6160：共形存储器层

3142、6162：主要部分

3200、6220：虚拟共形通道层

4100、5100、6100：导电层

S：表面

具体实施方式

现在将于本说明书中说明一种半导体结构的制造方法、及由此所制造出的半导体结构，其中特别关注形成于叠层侧壁上的结构。这种方法包括下列步骤。首先，在一基板上形成多个叠层。分别在这些叠层的侧壁上形成多个存储器层。分别在存储器层上形成多个通道层，并暴露出这些通道层各自的一表面。之后，形成多个连接部，连接部分别将所述通道层各自的表面连接至基板。

图1A～图1H绘示根据一实施例的半导体结构的制造方法。请参照图1A，提供一基板102。基板102可由硅形成，并且是p型掺杂。在基板102上形成一叠层1040。在本实施例中，叠层1040包括交替叠层于基板102上的多个牺牲层1060及多个绝缘层1080。牺牲层1060可由硅氮化物(SiN)形成，绝缘层1080可由氧化物形成。或者，在另一实施例中，牺牲层1060可被导电层所取代，导电层例如可由掺杂的多晶硅形成。叠层1040还可选择性地包括一硬掩模层1100，形成于牺牲层1060、及绝缘层1080上方。硬掩模层1100可由SiN形成。由SiN形成的硬掩模层1100能够避免叠层1040弯曲或倒塌。此外，它还可作为化学机械抛光(Chemical Mechanical Polishing,CMP)处理中的停止层。

请参照图1B，图案化叠层1040。如此一来，便在基板102上形成多个叠层104。叠层104分别包括交替叠层的牺牲层106及绝缘层108(还可选择性地包括硬掩模层110)。在一实施例中，如图1C所示，可在叠层104之间于基板102上形成多个选择性外延成长(Selective Epitaxial Growing,SEG)层112。选择性外延成长层112是由未掺杂的多晶硅形成。通过设置选择性外延成长层112，可降低源线在打开时的电阻。接下来的图式中，即使可能依然存在，亦省略选择性外延成长层112的绘示。

请参照图1D，在叠层104之上形成一共形存储器层1140。在一实施例中，共形存储器层1140包括势垒层(blocking layer)、捕捉层(trapping layer)、及隧穿层(tunneling layer)。共形存储器层1140可具有氧化物-氮化物-氧化物(ONO)结构、氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)结构、或氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物(ONONONO)结构等等。图式中绘示包括氧化物层1160、及氮化物层1180的ONONONO 结构。在共形存储器层1140之上形成一共形通道层1200。共形通道层1200可由多晶硅形成。在一个例子中，共形通道层1200具有约的厚度。共形存储器层1140、及共形通道层1200可通过沉积来形成。

请参照图1E，在共形通道层1200上形成一间隔物层1220。根据一实施例，间隔物层1220可通过氧化共形通道层1200来形成。如此一来，在前一步骤，所沉积的多晶硅能够具有较厚的厚度。此外，在氧化处理中，多晶硅晶粒可能会成长。较大的晶粒是有利于较高的迁移率(mobility)，从而可得到较高的存储单元电流(cell current)。在一个例子中，于氧化处理之后，残留的共形通道层1200具有约的厚度，所形成的间隔物层1220具有约的厚度。或者，在另一实施例中，间隔物层1220可通过沉积氧化物来形成。氧化物层可保护其下的多晶硅层。

请参照图1F，分开间隔物层1220、共形通道层1200、及共形存储器层1140。如此一来，便形成存储器层114、通道层120、及间隔物122。存储器层114是分别形成于叠层104的侧壁上。通道层120是分别形成于存储器层114上。此时，通道层120各自的一表面S被暴露出来。间隔物122是分别形成于通道层120上。此一分开工艺可通过刻蚀(例如干刻蚀)来进行。

请参照图1G，进行选择性外延成长处理，从而形成多个连接部124。连接部124分别将通道层120各自的表面S连接至基板102。连接部124为成长自硅基板102的未掺杂的硅所形成的选择性外延成长层。同时可能在多晶硅的通道层120上形成选择性外延成长层126。在一实施例中，于选择性外延成长处理之前，可选择性地进行使用稀释氢氟酸的浸渍(dip)处理，以移除自然生长的氧化物。然而，由氧化物形成的间隔物122应保持完整。

之后可进行各种工艺。在一实施例中，如图1H所示，将氧化物128填充至叠层104之间的空间，其中可在氧化物128中形成气隙(air gap)130。并且，形成于通道层120上的选择性外延成长层126可通过与氧化物128相关的化学机械抛光处理来移除。再者，在图1A～图1H所绘示的实施例中，叠层104中的牺牲层106可被导电层132取代。导电层132可由金属形成，例如钨(W)。此外，还可形成势垒层134，势垒层134例如由钛氮 化物(TiN)形成。

由根据本实施例的方法所制造出的半导体结构包括一基板102、多个叠层104、多个存储器层114、多个通道层120、及多个连接部124。叠层104设置于基板102上。叠层104分别包括交替叠层的导电层132及绝缘层108。存储器层114分别设置于叠层104的侧壁上。通道层120分别设置于存储器层114上，通道层120分别包括暴露出的一表面S。在一实施例中，半导体结构还可包括多个间隔物122，分别设置于通道层120。连接部124分别将通道层120各自的表面S连接至基板102。在本实施例中，连接部124为选择性外延成长层。为求简洁，其他的特征便不在此复述。

图2A～图2I绘示根据另一实施例的半导体结构的制造方法。请参照图2A，提供一基板202。基板202可由硅形成，并且是p型掺杂。在基板202上形成一叠层2040。在本实施例中，叠层2040包括交替叠层于基板202上的多个牺牲层2060及多个绝缘层2080。牺牲层2060可由SiN形成，绝缘层2080可由氧化物形成。叠层2040还可选择性地包括一硬掩模层2100，形成于牺牲层2060、及绝缘层2080上方。

请参照图2B，图案化叠层2040。如此一来，便在基板202上形成多个叠层204。叠层204分别包括交替叠层的牺牲层206及绝缘层208(还可选择性地包括硬掩模层210)。在一实施例中，如图2C所示，可在叠层204之间于基板202上形成多个选择性外延成长层212。选择性外延成长层212是由未掺杂的多晶硅形成。接下来的图式中，即使可能依然存在，亦省略选择性外延成长层212的绘示。

请参照图2D，在叠层204之上形成一共形存储器层2140。在一实施例中，共形存储器层2140包括势垒层、捕捉层、及隧穿层。共形存储器层2140可具有ONO结构、ONONO结构、或ONONONO结构等等。图式中绘示包括氧化物层2160、及氮化物层2180的ONONONO结构。在共形存储器层2140之上形成一共形通道层2200。共形通道层2200可由多晶硅形成。由于在本实施例接下来的步骤中将形成另一多晶硅层，共形通道层2200的厚度可薄于共形通道层1200的厚度。在一个例子中，共形通道层2200具有约的厚度。共形存储器层2140、及共形通道层2200可通过沉积来形成。

请参照图2E，在共形通道层2200上形成一间隔物层2220。根据一实施例，间隔物层2220可通过氧化共形通道层2200来形成。在一个例子中，于氧化处理之后，残留的共形通道层2200具有约的厚度，所形成的间隔物层2220具有约的厚度。

请参照图2F，分开间隔物层2220、共形通道层2200、及共形存储器层2140。如此一来，便形成存储器层214、及通道层220。存储器层214是分别形成于叠层204的侧壁上。通道层220是分别形成于存储器层214上。通道层220各自的一表面S被暴露出来。此一分开工艺可通过刻蚀(例如干刻蚀)来进行。此时，部分的间隔物层2220仍残留在通道层220上。接着，移除残留在通道层220上的间隔物层2220，如图2G所示。此一移除工艺可通过使用稀释氢氟酸的浸渍处理来进行。在某些情况下，存储器层214中的氧化物层暴露出的部分也可能遭到刻蚀。

请参照图2H，在通道层220上形成一连接层222，连接层222更从通道层220延伸至基板202。连接层222包括连接部224，连接部224分别将通道层220各自的表面S连接至基板202。连接层222可由未掺杂的多晶硅形成。连接层222可通过在整个结构之上进行沉积来形成。在一个例子中，连接层222具有约的厚度。

之后可进行各种工艺。在一实施例中，如图2I所示，将氧化物226填充至叠层204之间的空间，其中可在氧化物226中形成气隙228。并且，形成于叠层204上的连接层222部分可通过与氧化物226相关的化学机械抛光处理来移除。再者，在图2A～图2I所绘示的实施例中，叠层204中的牺牲层206可被导电层230取代。导电层230可由金属形成，例如钨。此外，还可形成势垒层232，势垒层232例如由TiN形成。

由根据本实施例的方法所制造出的半导体结构包括一基板202、多个叠层204、多个存储器层214、多个通道层220、及一连接层222。叠层204设置于基板202上。叠层204分别包括交替叠层的导电层230及绝缘层208。存储器层214分别设置于叠层204的侧壁上。通道层220分别设置于存储器层214上，通道层220分别包括暴露出的一表面S。连接层222设置于通道层220上，更从通道层220延伸至基板202。连接层222包括连接部224，连接部224分别将通道层220各自的表面S连接至基板202。为求简 洁，其他的特征便不在此复述。

图3A～图3J绘示根据再一实施例的半导体结构的制造方法。请参照图3A，提供一基板302。基板302可由硅形成，并且是p型掺杂。在基板302上形成一叠层3040。在本实施例中，叠层3040包括交替叠层于基板302上的多个牺牲层3060及多个绝缘层3080。牺牲层3060可由SiN形成，绝缘层30800可由氧化物形成。叠层3040还可选择性地包括一硬掩模层3100，形成于牺牲层3060、及绝缘层3080上方。

请参照图3B，图案化叠层3040。如此一来，便在基板302上形成多个叠层304。叠层304分别包括交替叠层的牺牲层306及绝缘层308(还可选择性地包括硬掩模层310)。在一实施例中，如图3C所示，可在叠层304之间于基板302上形成多个选择性外延成长层312。选择性外延成长层312是由未掺杂的多晶硅形成。接下来的图式中，即使可能依然存在，亦省略选择性外延成长层312的绘示。

请参照图3D，在叠层304之上形成一共形存储器层3140。共形存储器层3140可具有氮化物-氧化物(NO)结构、氮化物-氧化物-氮化物-氧化物(NONO)结构、或氮化物-氧化物-氮化物-氧化物-氮化物-氧化物(NONONO)结构等等。图式中绘示包括氧化物层3160、及氮化物层3180的NONONO结构。在共形存储器层3140之上形成一虚拟共形通道层3200。虚拟共形通道层3200可由多晶硅形成。在一个例子中，虚拟共形通道层3200具有约的厚度。共形存储器层3140、及虚拟共形通道层3200可通过沉积来形成。

请参照图3E，分开虚拟共形通道层3200、及共形存储器层3140。如此一来，便形成存储器层各者的一主要部分3142、及虚通道层320。存储器层的主要部分3142是分别形成于叠层304的侧壁上。虚通道层320分别形成于存储器层各者的主要部分3142上。此一分开工艺可通过刻蚀(例如干刻蚀)来进行。接着，如图3F所示，移除虚通道层320，并暴露出存储器层主要部分3142中最外侧的氮化物层。此一移除工艺可通过使用稀释NH₄OH的刻蚀来进行。在某些情况下，硅基板302也可能遭到刻蚀。然而，存储器层的主要部分3142将保持完整。

请参照图3G，形成存储器层314各者的一剩余部分316。在一实施例 中，所形成的存储器层314包括势垒层、捕捉层、及隧穿层。根据一实施例，存储器层314的剩余部分316(一氧化物层)可通过临场蒸气产生(In-Situ Steam Generation,ISSG)氧化存储器层主要部分3142中最外侧的氮化物层来形成。同时可能在基板302暴露出的部分形成氧化物322。在一个例子中，存储器层314中由ISSG氧化所形成的氧化物层具有约的厚度，氧化物322具有约的厚度。在一实施例中，于ISSG氧化处理之前，可选择性地进行使用稀释氢氟酸的浸渍处理，以移除自然生长的氧化物。在本实施例中，由于存储器层的最外侧氧化物层是在刻蚀工艺之后由额外的工艺所形成，即使此一氧化物层非常的薄，例如只有约(典型的存储器层中，一层氧化物层例如约为)，也不会被所述刻蚀工艺损坏。

在叠层304、及存储器层314之上形成一共形通道层3240。共形通道层3240可由未掺杂的多晶硅形成。共形通道层3240可通过沉积来形成。在一个例子中，共形通道层3240具有约的厚度。

请参照图3H，分开共形通道层3240。如此一来，便形成多个通道层324。通道层324是分别形成于存储器层314上。通道层324各自的一表面S被暴露出来。此一分开工艺可通过刻蚀来进行。在此一刻蚀处理中，通道层324几乎或完全保持完整。也就是说，根据本实施例的方法具有相关于通道层完整性的保持的优势。

请参照图3I，氧化物322是例如通过使用稀释氢氟酸的浸渍处理来移除。接着，在通道层324上形成一连接层326，连接层326更从通道层324延伸至基板302。连接层326包括连接部328，连接部328分别将通道层324各自的表面S连接至基板302。连接层326可由未掺杂的多晶硅形成。连接层326可通过在整个结构之上进行沉积来形成。

之后可进行各种工艺。在一实施例中，如图3J所示，将氧化物330填充至叠层304之间的空间，其中可在氧化物330中形成气隙332。并且，形成于叠层304上的连接层326部分可通过与氧化物330相关的化学机械抛光处理来移除。再者，在图3A～图3J所绘示的实施例中，叠层304中的牺牲层306可被导电层334取代。导电层334可由金属形成，例如钨。此外，还可形成势垒层336，势垒层336例如由TiN形成。

由根据本实施例的方法所制造出的半导体结构包括一基板302、多个叠层304、多个存储器层314、多个通道层324、及一连接层326。叠层304设置于基板302上。叠层304分别包括交替叠层的导电层334及绝缘层308。存储器层314分别设置于叠层304的侧壁上。通道层324分别设置于存储器层314上，通道层324分别包括暴露出的一表面S。连接层326设置于通道层324上，更从通道层324延伸至基板302。连接层326包括连接部328，连接部328分别将通道层324各自的表面S连接至基板302。为求简洁，其他的特征便不在此复述。

图4A～图4F绘示根据又一实施例的半导体结构的制造方法。请参照图4A，提供一基板402。在本实施例中，基板402包括一埋层404、及形成于埋层404上的一源线。埋层404可为氧化物埋层。源线406可以是n型重掺杂。在基板402上形成一叠层4080。在本实施例中，叠层4080包括交替叠层于基板402上的多个导电层4100及多个绝缘层4120。导电层4100可由p型重掺杂多晶硅形成，绝缘层4120可由氧化物形成。叠层4080还可选择性地包括一硬掩模层4140，形成于导电层4100、及绝缘层4120上方。硬掩模层4140可由SiN形成。

请参照图4B，图案化叠层4080。如此一来，便在基板402上形成多个叠层408。叠层408分别包括交替叠层的导电层410及绝缘层412(还可选择性地包括硬掩模层414)。

请参照图4C，在叠层408之上形成一共形存储器层4160。在一实施例中，共形存储器层4160包括势垒层、捕捉层、及隧穿层。共形存储器层4160可具有ONO结构、ONONO结构、或ONONONO等等。图式中绘示包括氧化物层4180、及氮化物层4200的ONONONO结构。在共形存储器层4160之上形成一共形通道层4220。共形通道层4220可由多晶硅形成。一个例子中，共形通道层4220具有约的厚度。共形存储器层4160、及共形通道层4220可通过沉积来形成。

请参照图4D，在共形通道层4220上形成一间隔物层4240。据一实施例，间隔物层4240可通过氧化共形通道层4220来形成。在一个例子中，于氧化处理之后，残留的共形通道层4220具有约的厚度，所形成的间隔物层4240具有约的厚度。氧化物层可保护其下的多晶硅层。

请参照图4E，分开间隔物层4240、共形通道层4220、及共形存储器层4160。如此一来，便形成存储器层416、通道层422、及间隔物424。存储器层416是分别形成于叠层408的侧壁上。通道层422是分别形成于存储器层416上。此时，通道层422各自的一表面S被暴露出来。间隔物424是分别形成于通道层422上。此一分开工艺可通过刻蚀(例如干刻蚀)来进行。

请参照图4F，进行选择性外延成长处理，从而形成多个连接部426。连接部426分别将通道层422各自的表面S连接至基板402。更具体地说，连接部426被连接至源线406。连接部426为成长自n型重掺杂源线406的n型重掺杂硅所形成的选择性外延成长层。同时可能在多晶硅的通道层422上形成选择性外延成长层428。选择性外延成长层428可在之后的步骤移除。在一实施例中，于选择性外延成长处理之前，可选择性地进行使用稀释氢氟酸的浸渍处理，以移除自然生长的氧化物。然而，由氧化物形成的间隔物424应保持完整。

由根据本实施例的方法所制造出的半导体结构包括一基板402、多个叠层408、多个存储器层416、多个通道层422、及多个连接部426。基板402可包括一埋层404、及形成于埋层404上的一源线406。叠层408设置于基板402上。叠层408分别包括交替叠层的导电层410及绝缘层412。存储器层416分别设置于叠层408的侧壁上。通道层422分别设置于存储器层416上，通道层422分别包括暴露出的一表面S。在一实施例中，半导体结构还可包括多个间隔物424，分别设置于通道层422上。连接部426分别将通道层422各自的表面S连接至基板402。更具体地说，连接部426分别将通道层422各自的表面S连接至源线406。在本实施例中，连接部426为选择性外延成长层。连接部426可以是n型重掺杂。为求简洁，其他的特征便不在此复述。

图5A～图5H绘示根据又再一实施例的半导体结构的制造方法。请参照图5A，提供一基板502。在本实施例中，基板502包括一埋层504、及形成于埋层504上的一源线506。埋层504可为氧化物埋层。源线506可以是n型重掺杂。在基板502上形成一叠层5080。在本实施例中，叠层5080包括交替叠层于基板502上的多个导电层5100及多个绝缘层5120。 导电层5100可由p型重掺杂多晶硅形成，绝缘层5120可由氧化物形成。叠层5080还可选择性地包括一硬掩模层5140，形成于导电层5100、及绝缘层5120上方。

请参照图5B，图案化叠层5080。如此一来，便在基板502上形成多个叠层508。叠层508分别包括交替叠层的导电层510及绝缘层512(还可选择性地包括硬掩模层514)。

请参照图5C，在叠层508之上形成一共形存储器层5160。在一实施例中，共形存储器层5160包括势垒层、捕捉层、及隧穿层。共形存储器层5160可具有ONO结构、ONONO结构、或ONONONO结构等等。图式中绘示包括氧化物层5180、及氮化物层5200的ONONONO结构。在共形存储器层5160之上形成一共形通道层5220。共形通道层5220可由多晶硅形成。由于在本实施例接下来的步骤中将形成另一多晶硅层，共形通道层5220的厚度可薄于共形通道层4220的厚度。在一个例子中，共形通道层5220具有约的厚度。共形存储器层5160、及共形通道层5220可通过沉积来形成。

请参照图5D，在共形通道层5220上形成一间隔物层5240。根据一实施例，间隔物层5240可通过氧化共形通道层5220来形成。在一个例子中，于氧化处理之后，残留的共形通道层5220具有约的厚度，所形成的间隔物层5240具有约的厚度。

请参照图5E，分开间隔物层5240、共形通道层5220、及共形存储器层5160。如此一来，便形成存储器层516、及通道层522。存储器层516是分别形成于叠层508的侧壁上。通道层5220是分别形成于存储器层51上。通道层522各自的一表面S被暴露出来。此一分开工艺可通过刻蚀(例如干刻蚀)来进行。此时，部分的间隔物层5240仍残留在通道层522上。接着，移除残留在通道层522上的间隔物层5240，如图5F所示。此一移除工艺可通过使用稀释氢氟酸的浸渍处理来进行。在某些情况下，存储器层516中的氧化物层暴露出的部分也可能遭到刻蚀。

请参照图5G，在通道层522上形成一连接层526，连接层526更从通道层522延伸至基板502。连接层526包括连接部528，连接部528分别将通道层522各自的表面S连接至基板502。更具体地说，连接部528被 连接至源线506。连接层526可由未掺杂的多晶硅形成。连接层526可通过在整个结构之上进行沉积来形成。在一个例子中连接层526具有约的厚度。

请参照图5H，连接部528可转变为n型重掺杂。根据一实施例，经掺杂的连接部530可通过快速热处理(rapid thermal treating)来形成。通过这个处理，掺杂物从n型重掺杂的源线506朝通道层522扩散。或者，在另一实施例中，可进行离子注入。

由根据本实施例的方法所制造出的半导体结构包括一基板502、多个叠层508、多个存储器层516、多个通道层522、及一连接层526。基板502可包括一埋层504、及形成于埋层504上的一源线506。叠层508设置于基板502上。叠层508分别包括交替叠层的导电层510及绝缘层512。存储器层516分别设置于叠层508的侧壁上。通道层522分别设置于存储器层516上，通道层522分别包括暴露出的一表面S。连接层526设置于通道层522上，更从通道层522延伸至基板502。连接层526包括连接部530，连接部530分别将通道层522各自的表面S连接至基板502。更具体地说，连接部530分别将通道层522各自的表面S连接至源线506。连接部530可以是n型重掺杂。为求简洁，其他的特征便不在此复述。

图6A～图6I绘示根据又一不同实施例的半导体结构的制造方法。请参照图6A，提供一基板602。在本实施例中，基板602包括一埋层604、及形成于埋层604上的一源线606。埋层604可为氧化物埋层。源线606可以是n型重掺杂。在基板602上形成一叠层6080。在本实施例中，叠层6080包括交替叠层于基板602上的多个导电层6100及多个绝缘层6120。导电层6100可由p型重掺杂多晶硅形成，绝缘层6120可由氧化物形成。叠层6080还可选择性地包括一硬掩模层6140，形成于导电层6100、及绝缘层6120上方。

请参照图6B，图案化叠层6080。如此一来，便在基板602上形成多个叠层608。叠层608分别包括交替叠层的导电层610及绝缘层612(还可选择性地包括硬掩模层614)。

请参照图6C，在叠层608之上形成一共形存储器层6160。共形存储器层616可具有氮化物-氧化物(NO)结构、氮化物-氧化物-氮化物-氧化物 (NONO)结构、或氮化物-氧化物-氮化物-氧化物-氮化物-氧化物(NONONO)结构等等。图式中绘示包括氧化物层6180、及氮化物层6200的NONONO结构。在共形存储器层6160之上形成一虚拟共形通道层6220。虚拟共形通道层6220可由多晶硅形成。在一个例子中，虚拟共形通道层6220具有约的厚度。共形存储器层6160、及虚拟共形通道层6220可通过沉积来形成。

请参照图6D，分开虚拟共形通道层6220、及共形存储器层6160。如此一来，便形成存储器层各者的一主要部分6162、及虚通道层622。存储器层的主要部分6162是分别形成于叠层608的侧壁上。虚通道层622分别形成于存储器层各者的主要部分6162上。此一分开工艺可通过刻蚀(例如干刻蚀)来进行。接着，如图6E所示，移除虚通道层622并暴露出存储器层主要部分6162中最外侧的氮化物层。此一移除工艺可通过使用稀释NH4OH的刻蚀来进行。在某些情况下，硅基板602也可能遭到刻蚀。然而，存储器层的主要部分6162将保持完整。

请参照图6F，形成存储器层616各者的一剩余部分618。在一实施例中，所形成的存储器层616包括势垒层、捕捉层、及隧穿层。根据一实施例，存储器层616的剩余部分618(一氧化物层)可通过ISSG氧化存储器层主要部分6162中最外侧的氮化物层来形成。同时可能在基板602暴露出的部分形成氧化物624。在一个例子中，存储器层616中由ISSG氧化所形成的氧化物层具有约的厚度，氧化物624具有约的厚度。在一实施例中，于ISSG氧化处理之前，可选择性地进行使用稀释氢氟酸的浸渍处理，以移除自然生长的氧化物。在本实施例中，由于存储器层的最外侧氧化物层是在刻蚀工艺之后由额外的工艺所形成，即使此一氧化物层非常的薄，例如只有约(典型的存储器层中，一层氧化物层例如约为)，也不会被所述刻蚀工艺损坏。

在叠层608、及存储器层616之上形成一共形通道层6260。共形通道层6260可由多晶硅形成。共形通道层6260可通过沉积来形成。在一个例子中，共形通道层6260具有约的厚度。

请参照图6G，分开共形通道层6260。如此一来，便形成多个通道层626。通道层626是分别形成于存储器层616上。通道层626各自的一表 面S被暴露出来。此一分开工艺可通过刻蚀来进行。在此一刻蚀处理中，通道层626几乎或完全保持完整。也就是说，根据本实施例的方法具有相关于通道层完整性的保持的优势。

请参照图6H，氧化物624是例如通过使用稀释氢氟酸的浸渍处理来移除。接着，在通道层626上形成一连接层628，连接层628更从通道层626延伸至基板602。连接层628包括连接部630，连接部630分别将通道层626各自的表面S连接至基板602。更具体地说，连接部630被连接至源线606。连接层628可由多晶硅形成。连接层628可通过在整个结构之上进行沉积来形成。

请参照图6I，连接部630可转变为n型重掺杂。根据一实施例，经掺杂的连接部632可通过快速热处理来形成。通过这个处理，掺杂物从n型重掺杂的源线606朝通道层626扩散。或者，在另一实施例中，可进行离子注入。

由根据本实施例的方法所制造出的半导体结构包括一基板602、多个叠层608、多个存储器层616、多个通道层626、及一连接层628。基板602可包括一埋层604、及形成于埋层604上的一源线606。叠层608设置于基板602上。叠层608分别包括交替叠层的导电层610及绝缘层612。存储器层616分别设置于叠层608的侧壁上。通道层626分别设置于存储器层616上，通道层626分别包括暴露出的一表面S。连接层628设置于通道层626上，更从通道层626延伸至基板602。连接层628包括连接部632，连接部632分别将通道层626各自的表面S连接至基板602。更具体地说，连接部632分别将通道层626各自的表面S连接至源线606。连接部632可以是n型重掺杂。为求简洁，其他的特征便不在此复述。

根据实施例，形成于叠层侧壁的通道层可以用简单的方式连接至基板，而同时让结构保持所需的外型及状态(例如不损坏通道层及存储器层)。实施例中的半导体结构可为，但不限于，三维存储器，例如三维单闸极垂直通道存储器(例如图4A～图6I的例子)或三维反及(NAND)存储器(例如图1A-图3J的例子)，其可维线型图案型态或洞型图案型态。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神 和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。