三维半导体元件及其制造方法与流程

本发明的实施例一般而言是有关于半导体元件，特别是有关于存储单元。并且，本发明是有关于制造此半导体元件的方法。

背景技术：

存储器元件一般包括多个栅极结构。这些栅极结构可包括控制栅极以及位于控制栅极与基板之间的浮动栅极。浮动栅极是一般由多晶硅材料所制造的一导电层。浮动栅极并非连接于任何的电极或电源，且浮动栅极本身一般被绝缘材料环绕。

存储单元的操作一般是取决于临界电压时存储于浮动栅极中的电荷，需要用以表现存储于这些元件中的信息。存储单元的效能典型上包括影响抹除及写入操作的速率的编程速率的效能评定等级(performance rating)。此速率典型上受限于电子能够在不造成元件损伤的情况之下被注入(写入)及送出(抹除)的速率。典型地，抹除及写入操作必须能够在施加一特定电压之下于1毫秒(msec)之内操作。

半导体工业不断朝向更小型化及性能更佳的电子元件发展，例如是较小的存储器元件。为了缩减此类元件的尺寸，在维持或改善其个别的性能(capability)时，组件的尺寸以及此类组件之间的距离可受到缩减。

申请人已对于有关制造半导体元件的现有工艺及所制得的半导体元件的缺失及问题进行确认。例如，对于闪存而言，当存储单元的尺寸受到缩减时，衍生出在维持存储单元的性能及个别功能时防止尺寸的进一步缩减的问题。当栅极结构的各层被制造为较小且彼此更加靠近时，来自浮动栅极的电荷泄露可能会增加，因而降低元件的效能。

通过努力、创造力及创新，这些已确认的问题的其中某部分已通过发展包括于本发明中的不同实施例的方法所解决。本发明中的不同实施例详细描述于下文中。

技术实现要素：

本发明的实施例因此提供制造半导体元件的方法，并提供由此种方法所制得的半导体存储器元件。此方法适用于存储器元件的制造，特别是尺寸缩减的存储器元件。

本发明提供一种降低电荷泄露的半导体元件，使得栅极结构可制作得更小且更加靠近，而没有牺牲半导体元件的效能。并非刻意受到理论的束缚，通过在第一导电层(例如是浮动栅极)中形成一p-n结，穿过第二介电层(例如是多晶硅层间介电层)的电荷泄露可降低。通过降低穿过第二介电层的电荷泄露，第二介电层的厚度可减少，且/或完全由包覆第一导电层移除。多个栅极结构可因此能使彼此更加靠近，能够形成更小的半导体元件，而不用牺牲元件的效能。

在本发明的某些实施例中，提供一栅极结构，栅极结构包括一基板；沿基板配置的一第一介电层；沿第一介电层配置的一第一导电层；以及沿第一导电层配置的一第二介电层。其中第一导电层包括多个p型掺杂物及多个n型掺杂物。p型掺杂物及n型掺杂物可形成一p-n结于第一导电层中。

在本发明的一些实施例中，p型掺杂物可形成一p型掺杂物区域，且n型掺杂物可形成一n型掺杂物区域于第一导电层中。p型掺杂物区域可于n型掺杂物区域之上形成层于第一导电层中。在一些实施例中，p型掺杂物区域可物理性接触于n型掺杂物区域。

在本发明的一实施例中，第二介电层可沿第一导电层的侧壁配置。而在其他实施例中，一第三介电层可沿第一导电层的侧壁配置。

本发明的一些实施例提供一种栅极结构，此栅极结构包括一n型掺杂物区域及一p型掺杂物区域，其中p型掺杂物区域的厚度对于n型掺杂物区域的厚度的比值可由1∶3至3∶1。

在某些实施例中，第二介电层可包括一氧化物-氮化物-氧化物层。在一些实施例中，第一导电层可包括多晶硅。再者，在其他实施例中，栅极结构可还包括沿第二介电层配置的一第二导电层。在一些实施例中，第二导电层可包括多晶硅。

本发明的一方面还提供栅极结构的制造方法，方法包括提供一基板；形成一第一介电层于基板之上；形成一第一导电层于第一介电层之上；形 成一n型掺杂物区域于第一导电层中；形成一p型掺杂物区域于第一导电层中；以及形成一第二介电层于第一导电层之上。

在某些实施例中，制造栅极结构的方法可包括形成一n型掺杂物区域于第一导电层中，其中在形成p型掺杂物区域于第一导电层之中的步骤之前可进行形成n型掺杂物区域于第一导电层中的步骤。在本发明的一些实施例中，n型掺杂物区域可通过离子注入(ion implantation)、原位形成(in-situ generation)、或其的组合的方式所形成。在本发明的某些实施例中，可形成p型掺杂物区域及n型掺杂物区域，使得p型掺杂物区域的厚度对于n型掺杂物区域的厚度的比值由1∶3至3∶1。在某些实施例中，n型掺杂物区域及p型掺杂物区域可物理性接触于第一导电层中。

在本发明的一些实施例中，形成第二介电层的步骤可包括沿栅极结构形成一平面的第二介电层。在某些实施例中，第二介电层可包括一氧化物-氮化物-氧化物层。再者，在另外的实施例中，第一导电层可包括多晶硅。

在本发明的实施例中，制造栅极结构的方法可还包括形成一第二导电层于第二介电层之上。在一些实施例中，形成第二导电层的步骤包括形成一多晶硅层于第二介电层之上。

上述摘要仅提供本发明的一些示范性实施例的概述，以提供本发明的一些方面的基本理解。因此，将理解到上述示范性实施例仅为范例，且不应理解为以此方式限制本发明的范畴或精神。将理解的是，除了此处所概述的实施例之外，本发明的范畴包含许多可能的实施例，其中有些实施例将进一步描述于下文中。

本文中以通用的用语描述本发明，现在请参照下列所附附图，附图并不需要依据比例绘制。

附图说明

图1(a)绘示沿x方向的半导体元件的剖面图。

图1(b)绘示沿y方向的半导体元件的剖面图。

图1(c)绘示现有的半导体元件的剖面图。

图1(d)绘示根据本发明的实施例的半导体元件的剖面图。

图2(a)绘示沿x方向的半导体元件的剖面图。

图2(b)绘示沿y方向的半导体元件的剖面图。

图2(c)绘示现有的半导体元件的剖面图。

图2(d)绘示根据本发明的实施例的半导体元件的剖面图。

图3绘示根据本发明的实施例的半导体元件的n型掺杂物区域及p型掺杂物区域中的掺杂物浓度示意图。

图4(a)绘示现有的半导体元件的编程操作及根据本发明的实施例所制备的半导体元件的编程操作的比较示意图。

图4(b)绘示现有的半导体元件的抹除操作及根据本发明的实施例所制备的半导体元件的抹除操作的比较示意图。

图5绘示根据本发明的实施例所制备的半导体元件的逆向偏压及正向偏压的示意图。

图6(a)绘示根据本发明的实施例的包括具有n型掺杂物及p型掺杂物的导电层的半导体元件的编程速率的示意图。

图6(b)绘示根据现有的半导体元件的包括具有n型掺杂物于第一导电层中的半导体元件的编程速率的示意图。

图6(c)绘示根据现有的半导体元件的包括具有p型掺杂物于第一导电层中的半导体元件的编程速率的示意图。

图7绘示根据本发明的实施例所制备的半导体元件的编程饱和及现有的半导体元件的编程饱和的比较示意图。

图8绘示相比于现有的半导体元件的根据本发明的实施例的半导体元件的栅极耦合率的示意图。

图9绘示根据本发明的实施例的半导体元件的形成方法的流程图。

【符号说明】

110：基板

120：第一介电层

130：第一导电层

140：第二介电层

150：第二导电层

160：浅沟槽隔离结构

170：第三介电层

180：n型掺杂物区域

190：p型掺杂物区域

310、320、330、340、350、360、370：步骤

具体实施方式

现在将参照所附附图更完整地将本发明的一些实施例描述于下文中，其中仅显示本发明中的一些实施例，并未显示本发明的所有的实施例。确实，发明的各种实施例可以多种不同的形式说明，且不应被理解为限制于本文的这些实施例本身。而是，这些实施例被提供以使得本发明将符合适当的法定需求。

说明书及所附的权利要求中所使用的单数形式「一」及「该」包括复数的表示方式，除非文中有清楚的指示。例如，「一栅极结构」的表示方式包括多个此种栅极结构。

除非有所指明，所有使用于说明书及权利要求中表示组成的含量、反应条件等等的数字，应理解为在所有情况中是受到「约」的用语所修饰。因此，除非称为相反之意，本说明书及所附权利要求中的数值参数是近似值，能够根据通过本发明的内容所得的所需特性改变。

当表示一数值或一质量、重量、时间、体积、浓度或百分比时，本文中所使用的用语「约」是指包含由特定数量在一些实施例中±20％的变化、在一些实施例中±10％的变化、在一些实施例中±5％的变化、在一些实施例中±1％的变化、在一些实施例中±0.5％的变化、以及在一些实施例中±0.1％的变化。这些变化适用于进行所揭露的方法。

虽然本文使用特定用语，这些用语仅用作通用及描述性的意义，并非用作限制的目的。除非用语已受到其他的定义，本领域中普通技术人员对于本发明所属的如使用于本文的包括技术性及科学性的所有用语，通常理解为相同意思。将更理解的是，本领域中普通技术人员对于本发明所属的这些用语(例如是定义于一般所使用的字典中的这些用语)应理解为具有一般所能理解的涵义。将更理解的是，本领域中普通技术人员对于本发明所属的这些用语(例如是定义于一般所使用的字典中的这些用语)应理解为其在相关领域及本发明的内容中具有一致的涵义。除非在本发明中有表达其他定义，这些一般所使用的用语将不被理解为理想化的或过度正式的意思。

在半导体产业中，对于存储单元的尺寸的缩减需求有所增加，因此，需缩减栅极结构的尺寸以及栅极结构之间的空间。在现有的存储单元中，多晶硅层间介电层及控制栅极可包覆于浮动栅极的周围，以隔离浮动栅极且获得足够的栅极耦合率(gate coupling ratio)。此处所使用的「栅极耦合率」表示存储元件的效能的量测，且可根据下列公式(1)被定义：

$\mathrm{GCR}=\frac{C_{\mathrm{ONO}}}{C_{\mathrm{ONO}}+C_{\mathrm{TOX}}}---\left(1\right)$

其中：

GCR＝栅极耦合率

C_ONO＝氧化物/氮化物/氧化物(ONO)介电层的电容

C_TOX＝隧穿氧化物层的电容。

对于理论上的完美的耦合而言，栅极耦合率等于100％，表示隧穿氧化物层的电容可驱近于0。合适的栅极耦合率可能约50％(0.5)或更大。一般而言，增加栅极耦合率降低存储器元件的操作电压，且增加存储器元件的速率。

当栅极结构的尺寸及半间距缩减，相邻栅极之间的空间变得太小，使得多晶硅层间介电层(interpoly dielectric layer)及控制栅极无法包覆浮动栅极。虽然可缩减多晶硅层间介电层的厚度，然当多晶硅层间介电层被缩减，会使穿过多晶硅层间介电层的电荷泄露增加，并降低栅极耦合率。例如，在小于某一半间距(例如是30纳米(nm))的情况下，相邻栅极之间的空间变得太小，使得多晶硅层间介电层及控制栅极二者皆无法包覆浮动栅极，且仍无法维持一合适的栅极耦合率。

先前技术的制备存储单元的工艺已尝试以高介电的多晶硅层间介电层取代氧化物-氮化物-氧化物基的多晶硅层间介电层，或以金属导电层取代现有的多晶硅基的控制栅极来解决此问题。然而，这些材料较不熟悉且较不合适。其他的工艺已尝试使用双层量子点(dual-layer quantum dot)或混合式浮动栅极结构(hybrid-floating gate structure)(例如是n型掺杂物多晶硅及金属层)。然而，量子点的形成复杂且无法控制，且用于混合式浮动栅极结构的金属的选择受限。

因此，本领域仍旧需要替代的存储器元件结构以解决多晶硅层间介电 的漏电流的问题(特别是在此种元件的尺寸更加缩减的情况下)。

本发明的发明人已发现，在导电层中(例如是在浮动栅极中)形成一p-n结，穿过多晶硅层间介电层的电荷泄露可能会有所减少，且可在不增加电荷泄露的情况下减少多晶硅层间介电层的厚度。如此处所使用的「p-n结」表示包括p型掺杂物的一区域以及包括n型掺杂物的一区域之间的过渡区域。在导电层中形成p-n结会在导电层中产生电位势垒(potential barrier)，可能使穿过多晶硅层间介电层的电荷泄露减少。通过减少电荷泄露，可延长编程饱和(program saturation)，且可增加编程窗口(program window)。在某些实施例中，导电层中的p-n结能够使得沿导电层的侧壁的多晶硅层间介电层减少，且在一些实施例中，能够使多晶硅层间介电层由导电层的侧壁完全移除，并同时维持合适的栅极耦合率。在一些实施例中，本发明提供一改善的元件，无需使用不熟悉或复杂的材料、或增加复杂的工艺步骤以形成存储单元。在某些实施例中，本发明提供一简单工艺以形成能够缩减尺寸的存储单元，并同时维持合适的栅极耦合率，且同时使用现有的多晶硅层间介电层及控制栅极。

本文所使用的「n型掺杂物区域」表示已使用n型掺杂物(例如是磷)进行掺杂的半导体元件的个别的层中的一区域。「p型掺杂物区域」表示已使用p型掺杂物(例如是硼)进行掺杂的半导体元件的个别的层中的一区域。

本文所使用的「栅极结构」表示半导体元件的一组件，更特别是一存储器元件。非挥发性存储器表示即使电力的供应由存储器移除仍能够存储数据的半导体元件。非挥发性存储器包括(并不限制)屏蔽只读存储器(Mask Read-Only Memory)、可编程只读存储器(Programmable Read-Only Memory)、可清除编程只读存储器(Erasable Programmable Read-Only Memory)、电子式可清除编程只读存储器(Electrically Erasable Programmable Read-Only Memory)、及闪存(例如是与非(NAND)与或非(NOR)元件)。

图1(a)及图1(b)绘示根据本发明的实施例的半导体元件的剖面图。图1(a)提供沿x方向的半导体元件的剖面图。图1(b)提供沿y方向的半导体元件的剖面图。如图1(a)及图1(b)所示，半导体元件可包括一基板110、 沿基板配置的一第一介电层120、及沿第一介电层配置的一第一导电层130。在此实施例中，半导体元件还包括沿第一导电层130配置的一第二介电层140以及沿第二介电层140配置的一第二导电层150。图1(a)的实施例还包括一浅沟槽隔离(Shallow Trench Isolation，STI)结构160。一般而言，浅沟槽隔离是通过侧壁及底部所定义，且包括介电材料(例如是氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiO_xN_y)、或其的任意组合)。图1(a)的实施例另外包括配置于浅沟槽隔离之上的一第三介电层170。

基板可包括任何底层的材料或其上方可能形成元件、电路、外延层(epitaxial layer)、或半导体的材料。一般而言，基板可用于定义半导体元件之下的一层或多层，或甚至形成半导体元件的基底层。并不用于限制，基板可包括硅、掺杂硅(doped silicon)、锗(germanium)、锗化硅(silicon germanium)、半导体化合物、或其他半导体材料。

为了形成如图1(a)及图1(b)所示的半导体元件，一第一介电层可形成于基板上。第一介电层可包括任何合适的介电材料，例如是氧化硅、氮化硅、氮氧化硅、或其的任意组合。在某些实施例中，第一介电层可包括一氧化物-氮化物-氧化物(ONO)层。第一介电层可通过任何合适的沉积工艺(例如是化学气相沉积(Chemical Vapor Deposition，CVD)或旋涂式介电工艺(spin-on dielectric processing))所形成。在某些实施例中，第一介电层可成长于基板上。在一些实施例中，第一介电层可称为一隧穿氧化物层。

在一些实施例中，第一导电层可形成于第一介电层之上。在图1(a)及图1(b)的实施例中，第一导电层130形成于第一介电层120之上。在一些实施例中，第一导电层可包括多晶硅。第一导电层可通过任何合适的工艺(例如是化学气相沉积或旋涂式介电工艺)所形成。

使栅极结构成形的各个层的形成可通过任何合适的方法及任何合适的顺序所形成。例如，在一些实施例中，一浅沟槽隔离结构可在刻蚀第一导电层之后所形成，以形成栅极结构。在某些实施例中，第三介电层可形成于浅沟槽隔离结构之上，且可包括任何合适的介电材料(例如是氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiO_xN_y)、或其的任意组合)。

在某些实施例中，第二介电材料层可形成于第一导电层之上。在图1(a)及图1(b)的实施例中，第二介电层140形成于第一导电层130之上。第二 介电层可包括任何合适的介电材料(例如是氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiO_xN_y)、或其的任意组合)。在某些实施例中，第二介电层可包括氧化物-氮化物-氧化物层。第二介电层可通过任何合适的沉积工艺(例如是化学气相沉积或旋涂式介电工艺)所形成。在某些实施例中，第二介电层可形成于元件上。当第二介电层位于2个多晶硅层之间时可称为一多晶硅层间介电层。

在一些实施例中，第二导电层可形成于第二介电层之上。在图1(a)及图1(b)的实施例中，第二导电层150形成于第二介电层140(例如是多晶硅层间介电层)之上。在一些实施例中，第二导电层可包括多晶硅。第二导电层可通过任何合适的工艺(例如是化学气相沉积或旋转涂布)所形成。

在图1(a)及图1(b)的实施例中，第一导电层可称为一浮动栅极，第二导电层可称为控制栅极。浮动栅极可被配置以于临界电压维持电荷。多个这些存储器元件中的表示是用来确认数据，典型上是处理系统所需的数据。

如图1(c)所示，现有的导电层可包括仅有n型掺杂物的区域或仅有p型掺杂物的区域。在本发明的一些实施例中，第一导电层可包括n型掺杂物及p型掺杂物。在图1(d)所示的实施例中，n型掺杂物形成一n型掺杂物区域180，n型掺杂区域180邻接于通过p型掺杂物所形成的p型掺杂物区域190。在一些实施例中，p型掺杂物区域是于n型掺杂物区域之上形成层。在某些实施例中，可将n型掺杂物区域设置于p型掺杂物区域之下，如此使得电流在到达p型掺杂物区域之前先流经n型掺杂物区域。例如，在一些实施例中，n型掺杂物区域相比于p型掺杂物区域可具有较低的电位，如此将n型掺杂物区域设置于p型掺杂物区域之下，会在n型掺杂物区域及p型掺杂物区域之间的结产生一较高的电位势垒。并非刻意受到理论的束缚，靠近p型掺杂物区域(具有高于n型掺杂物区域的电位)的n型掺杂物区域的位置可产生电位势垒，如此可防止流经导电层的电流穿过第二介电层而泄漏。在一些实施例中，n型掺杂物区域可物理性接触p型掺杂物区域。在某些实施例中，导电层可包括一个或多个n型掺杂物区域，例如是多个n型掺杂物区域，且导电层可包括一个或多个p型掺杂物区域，例如是多个p型掺杂物区域。其中，一个或多个n型掺杂物区域邻接于p型掺杂物区域，使得p-n结被形成。

一个或多个n型掺杂物区域及一个或多个p型掺杂物区域可具有任何合适的厚度，只要至少一n型掺杂物区域及一p型掺杂物区域在导电层之中产生一电位势垒。在某些实施例中，n型掺杂物区域的厚度对于p型掺杂物区域的厚度的比值可由约1∶5至5∶1，例如是约1∶4至4∶1、1∶3至3∶1、或1∶2至2∶1。在某些实施例中，优选的是n型掺杂物区域的厚度对于p型掺杂物区域的厚度的比值可由约1∶3至3∶1。例如，n型掺杂物区域的厚度可约300埃p型掺杂物区域的厚度可约在其他实施例中，n型掺杂物区域的厚度可约p型掺杂物区域的厚度可约在一些实施例中，n型掺杂物区域的厚度是约在某些实施例中，当n型掺杂物区域的厚度在此范围之外，n型掺杂物可能容易被耗尽。

n型掺杂物区域及p型掺杂物的厚度的总和可为任何合适的厚度(在导电层中能够产生电位势垒的厚度)。例如，在某些实施例中，邻接的n型掺杂物区域及p型掺杂物区域的厚度的总和可由约至例如是由约至或由约至在某些实施例中，第一导电层中的一个或多个n型掺杂物区域及一个或多个p型掺杂物区域的厚度的总和可能是约

n型掺物区域的浓度及p型掺杂物区域的浓度可以是任何合适的浓度，使得导电层中的至少一n型掺杂物区域及一p型掺杂物区域之间形成一势垒。例如，在某些实施例中，浓度可能是大于约1×10¹⁹cm^-3。在一些实施例中，取决于沿垂直轴的位置，掺杂物的浓度可大于1×10¹⁹cm^-3。例如，在一些实施例中，n型掺杂物的浓度可大于1×10¹⁹cm^-3，且可能降低至更接近p型掺杂物区域。在一些实施例中，p型掺杂物的浓度可大于1×10¹⁹cm^-3，且可能降低至更接近n型掺杂物区域。本发明的一实施例绘示于图3中。图3绘示n型掺杂物区域中及p型掺杂物区域中的掺杂物浓度。在此实施例中，n型掺杂物区域及p型掺杂物区域位于隧穿氧化物层及多晶硅层间介电层之间的浮动栅极中。如亦标示于图3中，在本发明的一些实施例中，n型掺杂物区域或p型掺杂物区域的厚度可大于

n型掺杂物区域及p型掺杂物区域可通过掺杂导电层的任何合适的方法所制备。例如，n型掺杂物区域及/或p型掺杂物区域可通过离子注入(ion implantation)、原位形成(in-situ generation)、或其的组合的方式所制备。可使用形成n型掺杂物区域及p型掺杂物区域的任何其他合适的工艺，使得至少一n型掺杂物区域及一p型掺杂物区域形成一p-n结于个别的导电层中。在某些实施例中，通过使用n型掺杂物对导电层进行掺杂并接续通过使用p型掺杂物对导电层进行掺杂，一自然的p-n结可形成于导电层中。在某些其他实施例中，通过使用p型掺杂物对导电层进行掺杂并接续通过使用n型掺杂物对导电层进行掺杂，一自然的p-n结可形成于导电层中。掺杂物浓度可使用二次离子质谱仪(SIMS)沿垂直轴进行检测。

图1(a)及图1(b)所示的实施例包括配置于第一导电层130之上的一第二介电层140。在一些实施例中，第二介电层可包覆第一导电层的周围。如此处所使用的「包覆」的用语，可称为在第一导电层覆盖一邻接的层的大于一个表面时，各自对于此邻接的层的第一导电层的位置。所述表面可以是此层的顶面、此层的侧壁、或此层的底。例如，在图1(a)所示的实施例中，第二介电层140包覆第一导电层130的周围。此第二介电层140对于第一导电层130的周围的包覆可参见图1(a)的半导体元件的x方向剖面图。在此实施例中，第二介电层140覆盖大于一个的第一导电层130的表面。在此实施例中，第二介电层140沿第一导电层130的顶面及2个侧壁配置。并非刻意受到理论的束缚，第二介电层包覆第一导电层周围，以隔离第一导电层。

在某些实施例中，相比于现有的半导体元件，第二介电层的厚度可减少。在先前技术中的半导体元件，当第二介电层的厚度减少，可能产生穿过第二介电层的电荷泄漏。然而，发明人已发现，通过在第一导电层中合并一n型掺杂物区域及一p型掺杂物区域二者以形成一p-n结，第二介电层的厚度可减少，而不会造成穿过第二介电层的电荷泄漏增加。当根据本发明的实施例的第二介电层的厚度减少，半间距可减少，且一般可具有较小的存储器元件，而不用牺牲半导体的效能。在导电层中合并n型掺杂物区域及p型掺杂物区域二者，可使得第二介电层的厚度减少，而不会增加电荷泄露及阻碍栅极耦合率。在某些实施例中，沿着导电层的侧壁的第二介电层的厚度可能减少至约100至例如是约105、110、115、或沿导电层的侧壁的第二介电层的典型的厚度可以是约150至 因此，在一些实施例中，厚度可减少超过30％。在一些实施例中，相比于现有的半导体元件，p-n结的形成可造成沿着导电层的侧壁的第二介电层的厚度减少30％至40％，例如是现有的存储器元件中的浮动栅极被多晶硅层间介电层及控制栅极包覆。

在某些实施例中，在导电层中的n型掺杂物区域及p型掺杂物区域二者的合并可使得第二介电层变为平面。如此处所使用的「平面」的用语，表示实施例的第二介电层不需包覆第一导电层的实施例。换句话说，第二介电层在第一导电层之上沿水平面设置，并非排列于第一导电层的侧壁。在某些实施例中，当由导电层的侧壁移除第二介电层时，可使得元件的半间距显著下降，且一般可具有更小的半导体元件，可能期望一平面的第二介电层。在某些实施例中，n型掺杂物区域及p型掺杂物区域二者的合并可提供一内在电位势垒，使得第二介电层能够完全由第一导电层的侧壁移除，同时维持合适的栅极耦合率。

在某些实施例中，通过改变各个n型掺杂物区域及p型掺杂物区域的特性，可改变形成于第一导电层中的电位势垒，且可使得第二介电层的厚度减少，或甚至完全由第一导电层的侧壁移除，同时维持一合适的栅极耦合率。例如，在一些实施例中，可改变个别区域中的掺杂物的浓度、各掺杂物区域的厚度、及/或各掺杂物区域的位置，使得第二介电层的厚度减少。在其他实施例中，可改变个别区域中的掺杂物的浓度、各掺杂物区域的厚度、及/或各掺杂物区域的位置，而能允许一平面的第二介电层。例如，可改变n型掺杂物浓度及/或p型掺杂物浓度，以增加电位障碍并进一步减少穿过第二介电层的电荷泄露，而能允许一平面的第二介电层。

图2(a)至图2(d)绘示根据本发明的实施例的半导体元件的剖面图。图2(a)提供沿x方向的半导体元件的剖面图。图2(b)提供沿y方向的半导体元件的剖面图。如图2(a)所示，第二介电层并未包覆第一导电层。在此实施例中，第二介电层是实质上于第一导电层130之上为平面，且并未排列于第一导电层130的侧壁。图2(a)及图2(b)的半导体元件包括一基板110、沉积于基板之上的一第一介电层120、及第一介电层120之上的一第一导电层。在图2(a)及图2(b)的半导体元件还包括一第二介电层140以及沉积于第二介电层140之上的一第二导电层150。基板、第一介电层、第一导 电层、第二介电层、及第二导电层可包括如前述的类似的材料。例如，基板可包括任何底层的材料或其上方可能形成元件、电路、外延层、或半导体的材料，例如是硅、掺杂硅、锗、锗化硅、半导体化合物、或其他半导体材料的其一或任一组合。第一介电层及第二介电层可包括任何合适的介电材料(例如是氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiO_xN_y)、或其的任意组合)。在某些实施例中，第一介电层及第二介电层可包括一氧化物-氮化物-氧化物层。第一导电层及第二导电层可包括任何合适的材料，例如是多晶硅。基板、第一介电层、第一导电层、第二介电层、及第二导电层可通过任何合适得方法所形成，例如是关于各个的组件的前述工艺。

在图2(d)的实施例中，第一导电层130包括一n型掺杂物区域180及一p型掺杂物区域190。n型掺杂物区域及p型掺杂物区域的二者的合并提供一电位势垒于第一导电层中，使得第二介电层完全由第一导电层130的侧壁移除。如图2(a)所示，第二介电层140实质上沿栅极结构形成的平面。图2(a)的半导体元件包括一第三介电层170，第三介电层170沿第一导电层130的侧壁设置。第三介电层可包括任何合适的介电材料(例如是氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiO_xN_y)、或其的任意组合)。第三介电层170可填充相邻的导电层之间的区域，使得设置于第一导电层130之上的第二介电层140实质上沿相邻的栅极结构成为平面。借着由第一导电层的侧壁移除第二介电层，可降低元件的半间距，且可制造较小的半导体，同时维持一合适的栅极耦合率。

如图2(c)所示，现有的导电层可仅包括n型掺杂物区域或仅包括p型掺杂物区域。在本发明的一些实施例中，第一导电层可包括n型掺杂物区域及p型掺杂物区域，使得一p-n结形成于第一导电层中。在图2(d)所示的实施例中，n型掺杂物区域是邻接于p型掺杂物区域设置，例如是位于p型掺杂物区域之下。在某些实施例中，优选是可将n型掺杂物区域设置于p型掺杂物区域之下，如此使得电流在到达p型掺杂物区域之前先流经n型掺杂物区域。例如，如上所述，在一些实施例中，n型掺杂物区域相比于p型掺杂物区域可具有较低的电位，如此将n型掺杂物区域设置于p型掺杂物区域之下，会在n型掺杂物区域及p型掺杂物区域之间的结产生一较高的电位势垒。并非刻意受到理论的束缚，靠近p型掺杂物区域(具 有大于n型掺杂物区域的电位)的n型掺杂物区域的位置可产生电位势垒，如此可防止流经导电层的电流穿过第二介电层而泄漏。如图2(d)的实施例所示，n型掺杂物区域是物理性接触于p型掺杂物区域。在某些实施例中，导电层可包括一个或多个n型掺杂物区域，且可包括一个或多个p型掺杂物区域。

图4(a)提供现有的半导体元件的编程操作以及根据本发明的实施例的半导体元件的编程操作的比较示意图。如图4(a)所示，本发明的半导体元件可延长编程饱和(program saturation)。在图4(a)中，根据本发明的实施例所制的元件，在较高的电压中可观察到延长的编程饱和。并非刻意受到理论的束缚，通过在第一导电层中合并邻接于p型掺杂物区域的至少一n型掺杂物区域以形成p-n结，可减少穿过第二介电层的电荷泄漏，且可延长编程饱和。此处所使用的「编程饱和」表示导电层的电荷饱和。当导电层的基板侧上的电压及介电侧上的电压相同时，导电层可饱和。通过延长编程饱和，编程窗口(program window)增加。如图4(a)所示，在此实施例中，编程窗口对于现有的半导体元件具有大于3伏特(V)的改善。在现有的半导体元件中，编程窗口可能受到多晶硅层间介电层的厚度所限制。在本发明的某些实施例中，在导电层中合并邻接于p型掺杂物区域的至少一n型掺杂物区域以形成p-n结，编程窗口可能不会如此受限，且可被大幅改善。

图4(b)提供现有的半导体元件的抹除操作以及根据本发明的实施例的半导体元件的抹除操作的比较示意图。如图4(a)所示，相比于现有的半导体元件，本发明的半导体元件可具有较大的抹除窗口。并非刻意受到理论的束缚，通过在导电层中合并邻接于p型掺杂物区域的至少一n型掺杂物区域以形成一p-n结，可改善抹除窗口。

图5绘示根据本发明的实施例所制备的半导体元件的逆向偏压及正向偏压。正向偏压及逆向偏压表示穿过p-n结施加一电压。如图5所示，相比于正向偏压的方向，逆向偏压的方向具有较高的势垒。在本发明的某些实施例中，n型掺杂区域与p型掺杂区域物理性接触。在这类实施例中，可能无法通过外偏压来调整电位势垒。在一些实施例中，可通过改变掺杂物浓度来调整电位势垒。例如，在某些实施例中，可通过对于n型掺杂物 区域及/或p型掺杂物区域使用较高的掺杂浓度来调整电位势垒。

图6(a)绘示根据本发明的实施例的包括具有n型掺杂物区域及p型掺杂物区域的导电层的半导体元件中的编程速率示意图。图6(a)绘示电流穿过基板(「P-基板」)移动至n型掺杂物区域及p型掺杂物区域(「N⁺浮动栅极+P⁺浮动栅极」)的示意图。在图6(a)的实施例中，第二介电层位于包括n型掺杂物区域及p型掺杂物区域的第一导电层的右方。如图6(a)所示，在此实施例中，p型掺杂物区域的电位高于n型掺杂物区域的电位。在此实施例中，邻接于p型掺杂物区域的n型掺杂物区域的位置产生一电位势垒，使得穿过第二介电层的电荷泄漏降低。

图6(b)绘示根据现有的半导体元件的包括n型掺杂物于第一导电层之中的半导体元件的编程速率示意图。如图6(b)所示，在现有的半导体元件的导电层(例如是浮动栅极)仅通过n型掺杂物进行掺杂，编程速率相对高，具备较高的编程电流(I_pgm)及较高的多晶硅层间介电层电流(I_IPD)。

图6(c)绘示根据现有的半导体元件的包括p型掺杂物于第一导电层中的半导体元件的编程速率示意图。如图6(b)所示，在现有的半导体元件的导电层(例如是浮动栅极)仅通过p型掺杂物进行掺杂，编程速率相对低，具备较低的编程电流(I_pgm)及较低的多晶硅层间介电层电流(I_IPD)。在图6(a)所示的实施例中，用n型掺杂物对导电层(例如是浮动栅极)进行掺杂的现有的半导体元件其高编程速率的优点结合于用p型掺杂物对导电层(例如是浮动栅极)进行掺杂的现有的半导体元件其低编程速率的优点。

图7绘示根据本发明的实施例所制备的半导体元件的改善的编程饱和与现有的半导体元件的编程饱和的比较示意图。图7中的线条表示对于根据本发明的实施例所制备的半导体元件进行仿真所得的数据。图7中的标志(例如是方块)表示对于根据本发明的实施例的半导体元件进行操作所得的数据。如图7所示，本发明的半导体元件可延长编程饱和，增加编程窗口。并非刻意受到理论的束缚，通过在导电层中合并邻接于p型掺杂物区域的至少一n型掺杂物区域以产生p-n结，穿过第二介电层的电荷泄漏可能减少，且编程饱和可延长。

图8绘示根据本发明的实施例的半导体元件相比于现有的半导体元件的改善的栅极耦合率的示意图。图8绘示下列情况的栅极耦合率的比较： (1)一现有的半导体元件，包括仅包含n型掺杂物的浮动栅极，且浮动栅极通过控制栅极与多晶硅层间介电层所包覆。(2)一平面的多晶硅层间介电层，具有仅包含n型掺杂物的浮动栅极。(3)一平面的多晶硅层间介电层，具有包含n型掺杂物区域及p型掺杂物区域2者以在浮动栅极中形成p-n结的浮动栅极。如图8所示，浮动栅极被包覆的现有的半导体元件具有约0.6的栅极耦合率。当多晶硅层间介电层被制作为平面且不包覆浮动栅极，栅极耦合率显著下降至0.4，且无法视为可接受的栅极耦合率。然而，当浮动栅极中的一n型掺杂物区域及一p型掺杂物区域合并以形成一p-n结，多晶硅层间介电层可被制作为平面，同时仍达到可接受的栅极耦合率(例如是约0.5)。浮动栅极中的p-n结的合并可使得多晶硅层间介电层变为平面。半间距因而可减少，且可制作较小的元件，同时仍达成可接受的栅极耦合率。

本发明的一方面提供一半导体元件，此半导体元件是使用本文揭露的用于制造一半导体的工艺或方法所制成。在本发明的某些其他实施例中，半导体元件可使用本文揭露的方法步骤的任意结合所制造。再者，可使用本领域中普通技术人员所知的有益于本发明的任何制造过程，以制造根据本发明的实施例的半导体元件。

图9提供根据本发明的实施例的形成半导体元件的栅极结构的方法的流程图。图9的方法包括提供一基板的步骤310，形成一第一介电层于基板之上的步骤320，以及形成一第一导电层于第一介电层之上的步骤330。图9的方法另外包括形成一n型掺杂物区域于第一导电层中的步骤340以及形成一p型掺杂物区域于第一导电层中的步骤350。如图9所示，根据本实施例的方法可包括形成一p型掺杂物区域于第一导电层中的步骤350之前先进行形成一n型掺杂物区域于第一导电层中的步骤340，且/或可包括形成一n型掺杂物区域于第一导电层中的步骤340之前先进行形成一p型掺杂物区域于第一导电层中的步骤350。在本发明的某些实施例中，多个n型掺杂物区域形成于第一导电层中，且多个p型掺杂物区域形成于第一导电层中。这些掺杂的区域可在任何合适的顺序下形成，只要至少一电位势垒形成于第一导电层中。图9的方法可还包括形成一第二介电层于第一导电层之上的步骤360。在本发明的某些实施例中，如图9所示，形成 栅极结构的方法可还包括形成一第二导电层于第二介电层(例如是多晶硅层间介电层)之上的步骤370。

本文所述的任何工艺、方法或技术可被用以完成发明方法的任何的步骤。某些步骤大致描述于上文的方法中，这些步骤本身可包括其他无须进行确认的次步骤。这类另外的步骤是本领域中普通技术人员所理解的有益于本发明的步骤。

本发明可用于制造任何的存储器元件。例如，本发明的方法可应用于制造任何非挥发性存储器元件，例如是闪存元件。在某些实施例中，本发明的方法可用于制造或非元件或与非元件。

本领域中普通技术人员将理解本文所列举的许多变化及其他实施例，显示于上列描述及相关附图中的有益教示是属于本发明。因此，应理解的是，发明并非限定于所揭露的特定实施例中，此类变化及其他实施例包含于所附的权利要求的范畴内。再者，虽然上列描述及相关附图于文中对于示范性实施例的某些元件及/或功能的示范性结合进行描述，然而应理解的是，在不脱离所附的权利要求的范畴之内，可通过替代性实施例提供元件及/或功能的不同结合方式。就此点而言，例如，这些不同于明确描述于上文的元件及/或功能的结合方式亦可被考虑为可列举于一些所附的权利要求中。虽然本文使用特定用语，这些用语仅为通用及描述性意思，并非用以限制。