一种高压NPN三极管型防静电保护器件及其实现方法与流程

一种高压npn三极管型防静电保护器件及其实现方法
技术领域
1.本发明涉及半导体集成电路技术领域，特别是涉及一种适用于高压集成电路的高压npn三极管型防静电保护器件及其实现方法。


背景技术：

2.高压电路的防静电保护设计一直是一个技术难题，这是因为构成高压电路的核心：高压器件(例如ldmos)本身不像普通的低压器件适用于防静电保护设计，因为高压器件的回滞效应曲线所表现出来的特性很差。如图1所示，从图1可以得出：1)维持电压vh(tlp current曲线之右下侧拐点，initial failure point)过低，往往大大低于高压电路的工作电压，高压电路正常工作时容易导致闩锁效应；2)二次击穿电流(热击穿电流,it2)过低，这是因为ldmos在泄放esd电流时因为器件结构特性发生局部电流拥堵(localized current crowding)所致。
3.因而工业界在解决高压电路防静电保护设计的时候，往往采用两种思路来实现：1)对用于防静电保护模块的高压器件结构进行调整，优化其回滞效应曲线，使之适用于防静电保护设计，但往往因为高压器件本身的结构特性的原因实践起来比较困难；2)用一定数量的低压防静电保护器件串联起来构成能承受高压的防静电保护电路，因为低压防静电保护器件的特性相对容易调整和控制，所以工业界特别是集成电路设计公司往往比较喜欢用一定数量的低压防静电保护器件串联的方法。
4.某高压工艺32v高压io端口的防静电保护设计窗口则要求其防静电保护器件多级串联之后的维持电压必须大于35.2v(1.1hvvdd)，现有esd器件维持电压仅17.6v，所以现有npn三极管型防静电保护器件至少需要三级串联才能满足该高压工艺32v高压io端口的防静电保护设计需求，所以希望能找到一种维持电压vh在17.6v以上，两极串联即可满足高压工艺32v高压io端口的防静电保护设计需求，这样可以节约版图面积。


技术实现要素：

5.为克服上述现有技术存在的不足，本发明之目的在于提供一种高压npn三极管型防静电保护器件及其实现方法，以实现一种适用于高压集成电路的高压npn三极管型防静电保护器件。
6.为达上述及其它目的，本发明提出一种高压npn三极管型防静电保护器件，其特征在于，所述高压npn三极管型防静电保护器件包括：
7.半导体衬底(80)；
8.在所述半导体衬底(80)上生成的n阱(20)与p阱(20)；
9.在所述n阱(20)和所述p阱(30)的界面处上部生成浅沟道隔离层(10)，高浓度n型掺杂(22)置于所述n阱(20)上部靠近浅沟道隔离层(10)，高浓度p型掺杂(26)置于所述p阱(30)上部靠近浅沟道隔离层(10)，高浓度n型掺杂(24)与高浓度p型掺杂(26)相距设定距离置于p阱(30)上部；
well 30界面之间，降低电子从n型掺杂(n+)24注入p-well 30并迁移到达n-well 20/p-well 30界面的几率，即降低该npn三极管型防静电保护器件的电流增益，从而增大该新型npn三极管型防静电保护器件的维持电压vh，使得该新型npn三极管型防静电保护结构应用于高压端口防静电保护设计时节省多级串联所需的串联级数，本发明非常适用于高压集成电路的防静电保护设计。
附图说明
27.图1为某公司55lp工艺平台1.2v ggnmos回滞效应特性曲线；
28.图2为本发明一种高压npn三极管型防静电保护器件之较佳实施例的器件结构图；
29.图3为本发明一种高压npn三极管型防静电保护器件的实现方法的步骤流程图；
30.图4为本发明的应用场景示意图。
具体实施方式
31.以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
32.图2为本发明一种高压npn三极管型防静电保护器件之较佳实施例的器件结构图。如图2所示，本发明一种高压npn三极管型防静电保护器件，包括：浅沟道隔离层(sti，shallow trench isolation)10、高浓度n型掺杂(n+)22、高浓度p型掺杂(p+)26、高浓度n型掺杂(n+)24、n阱(n-well)20、p阱(p-well)30、p型衬底(p-sub)80以及多个连接掺杂区与电极的金属硅化物(silicide)40。
33.整个高压npn三极管型防静电保护(esd)器件置于p型衬底(p-sub)80上，在p型衬底(p-sub)80一侧生成一n阱(n-well)20，在p型衬底(p-sub)80另一侧生成一p阱(p-well)30，在n阱(n-well)20和p阱(p-well)30的界面处上部生成浅沟道隔离层(sti，shallow trench isolation)10，该浅沟道隔离层(sti，shallow trench isolation)10在n阱(n-well)20内宽度为a，该浅沟道隔离层(sti，shallow trench isolation)10在p阱(p-well)30内宽度为b，本发明高压npn三极管型防静电保护器件的触发电压(vt1)在一定范围内受参数a/b影响，a/b的取值范围：0.2～2um。高浓度n型掺杂(n+)22置于n阱(n-well)20上部靠近浅沟道隔离层(sti，shallow trench isolation)10，高浓度n型掺杂(n+)22的宽度为w1；高浓度p型掺杂(p+)26置于p阱(p-well)30上部靠近浅沟道隔离层(sti，shallow trench isolation)10，高浓度p型掺杂(p+)26的宽度为w2，本发明高压npn三极管型防静电保护器件的维持电压vh在一定范围内受w2影响，w2的取值范围：0.2～2um，高浓度n型掺杂(n+)24置于p阱(p-well)30上部，与高浓度p型掺杂(p+)26距离为c，高浓度n型掺杂(n+)24的宽度为w3。
34.具体地，高浓度n型掺杂(n+)22的一侧与浅沟道隔离层(sti，shallow trench isolation)10的一侧相接，高浓度p型掺杂(p+)26的一侧与浅沟道隔离层(sti，shallow trench isolation)10的另一侧相接，高浓度p型掺杂(p+)26的另一侧为p阱(p-well)30的一部分，该侧到高浓度n型掺杂(n+)24较近的一侧的距离为c，即高浓度n型掺杂(n+)24与高
浓度p型掺杂(p+)26间的p阱(p-well)30的宽度为c；高浓度n型掺杂(n+)22的另一侧为n阱(n-well)20的一部分，高浓度n型掺杂(n+)24的另一侧为p阱(p-well)30的一部分。
35.在高浓度n型掺杂(n+)22的上方、高浓度p型掺杂(p+)26和高浓度n型掺杂(n+)24的上方分别生成金属硅化物40。
36.高浓度n型掺杂(n+)22上方的金属硅化物40引出电极组成本发明之npn三极管型esd器件的阳极anode，高浓度n型掺杂(n+)24的上方的金属硅化物40与高浓度p型掺杂(p+)26上方的金属硅化物40相连并引出电极组成本发明npn三极管型防静电保护器件的阴极cathode。
37.本发明在已有的隔离结构的基础上，提出了如图2所示的npn三极管型esd器件，由图3可知，本发明之高压npn三极管型esd器件是在p-well30内增加n型掺杂(n+)24，并将p-well 30的接出点p型掺杂(p+)26移到n-well 20/p-well 30界面之处，使得p型掺杂(p+)26位于n型掺杂(n+)24和n-well20/p-well 30界面之间，降低电子从n型掺杂(n+)24注入p-well30并迁移到达n-well 20/p-well 30界面的几率，即降低该npn三极管型防静电保护器件的电流增益，从而增大该新型npn三极管型防静电保护器件的维持电压vh，vh能达到18v以上，使得该新型npn三极管型防静电保护结构应用于高压端口防静电保护设计时节省多级串联所需的串联级数，所以本发明所提出新型无回滞效应防静电保护结构非常适用于高压集成电路的防静电保护设计。
38.在本发明中，所述高压npn三极管型esd器件的触发电压vt1在一定范围内受参数a/b影响，a/b的取值范围为0.2～2um；其维持电压vh在一定范围内受w2影响，w2的取值范围为0.2～2um。
39.图3为本发明一种高压npn三极管型防静电保护器件的实现方法的步骤流程图。如图3所示，本发明一种高压npn三极管型防静电保护器件的实现方法，包括如下步骤：
40.步骤s1，提供一半导体衬底，在本发明具体实施例中，提供一p型衬底(p-sub)80。
41.步骤s2，在p型衬底(p-sub)80上生成n阱(n-well)20与p阱(p-well)30。具体地，在p型衬底(p-sub)80一侧生成一n阱(n-well)20，在p型衬底(p-sub)80另一侧生成一p阱(p-well)30。
42.步骤s3，在n阱(n-well)20和p阱(p-well)30的界面处上部生成浅沟道隔离层(sti，shallow trench isolation)10，于n阱(n-well)20上部靠近浅沟道隔离层(sti，shallow trench isolation)10生成高浓度n型掺杂(n+)22，于p阱(p-well)30上部靠近浅沟道隔离层(sti，shallow trench isolation)10生成高浓度p型掺杂(p+)26，在p阱(p-well)30上部与高浓度n型掺杂(n+)24相距c生成高浓度n型掺杂(n+)24。
43.具体地，浅沟道隔离层(sti，shallow trench isolation)10在n阱(n-well)20内宽度为a，该浅沟道隔离层(sti，shallow trench isolation)10在p阱(p-well)30内宽度为b，本发明高压npn三极管型防静电保护器件的触发电压(vt1)在一定范围内受参数a/b影响，a/b的取值范围：0.2～2um,高浓度n型掺杂(n+)22置于n阱(n-well)20上部靠近浅沟道隔离层(sti，shallow trench isolation)10，高浓度n型掺杂(n+)22的宽度为w1；高浓度n型掺杂(n+)24置于p阱(p-well)30上部靠近浅沟道隔离层(sti，shallow trench isolation)10，高浓度n型掺杂(n+)24的宽度为w2，本发明高压npn三极管型防静电保护器件的维持电压vh在一定范围内受w2影响，w2的取值范围：0.2～2um，高浓度p型掺杂(p+)26
与高浓度n型掺杂(n+)24相距c置于p阱(p-well)30上部，高浓度p型掺杂(p+)26的宽度为w3。
44.步骤s4，在高浓度n型掺杂(n+)22的上方、高浓度p型掺杂(p+)26和高浓度n型掺杂(n+)24的上方分别生成金属硅化物40。
45.步骤s5，在高浓度n型掺杂(n+)22上方的金属硅化物40引出电极组成本发明之npn三极管型esd器件的阳极anode，在高浓度n型掺杂(n+)24的上方的金属硅化物40与高浓度p型掺杂(p+)26上方的金属硅化物40相连并引出电极组成本发明npn三极管型防静电保护器件的阴极cathode。
46.应用时，可以将本发明之高压npn三极管型esd器件接在io端和地之间用于io保护，本发明正极anode接io端，本发明负极cathode接地(vss)。本发明还可以接在电源和地间做电源钳位(power clamp)，本发明正极anode接电源正端(vdd)，本发明负极cathode接地(vss),如图4所示。
47.综上所述，本发明一种高压npn三极管型防静电保护器件及其实现方法通过在在p-well 30内增加n型掺杂(n+)24，并将p-well 30的接出点p型掺杂(p+)26移到n-well 20/p-well 30界面之处，使得p型掺杂(p+)26位于n型掺杂(n+)24和n-well 20/p-well 30界面之间，降低电子从n型掺杂(n+)24注入p-well 30并迁移到达n-well 20/p-well 30界面的几率，即降低该npn三极管型防静电保护器件的电流增益，从而增大该新型npn三极管型防静电保护器件的维持电压vh，使得该新型npn三极管型防静电保护结构应用于高压端口防静电保护设计时节省多级串联所需的串联级数，本发明非常适用于高压集成电路的防静电保护设计。
48.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。