一种半导体器件的制备方法

1.本发明属于微电子技术领域，尤其涉及一种半导体器件的制备方法。


背景技术：

2.随着信息技术的发展，人们对于半导体器件的需求不断增大，对存储器、场效应管等半导体器件的体积、功耗和价格等方面提出了越来越高的要求。
3.其中，hfo2基铁电存储器因为具有高速、低功耗、结构简单易集成、与现有cmos工艺兼容性好等一系列优点，成为后摩尔时代新型非易失性存储器的热门候选之一。然而，现有的生长hfo2基铁电薄膜的技术主要通过ald(atomic layer deposition，单原子层沉积)的方式实现，生产效率低，同时这种生长方式在生长过程中容易引入c和h等杂质这些问题，导致形成铁电半导体器件的铁电性能较差、漏电较大。


技术实现要素：

4.本发明实施例通过提供一种半导体器件的制备方法，至少在一定程度上解决了现有技术中铁电半导体器件的生产效率低、铁电性能较差、漏电较大的技术问题。
5.本发明实施例提供的一种半导体器件的制备方法，包括:
6.提供半导体基材；
7.采用zro2靶材和hf单质靶材，通过溅射工艺在所述半导体基材的上方沉积hf单质掺杂的zro2基铁电薄膜层。
8.可选地，在所述通过溅射工艺在所述半导体基材的上方沉积hf单质掺杂的zro2基铁电薄膜层的步骤中，形成所述hf单质掺杂的zro2基铁电薄膜层的厚度为3～70nm。
9.可选地，在所述通过溅射工艺在所述半导体基材的上方沉积hf单质掺杂的zro2基铁电薄膜层的步骤中：
10.溅射所述zro2靶材所用的功率为30w～200w；
11.溅射所述hf单质靶材所用的功率为6w～100w。
12.可选地，所述通过溅射工艺在所述半导体基材的上方沉积hf单质掺杂的zro2基铁电薄膜层的过程，在通入第一混合气体的真空条件下进行；
13.其中，所述第一混合气体中，通入氩气的流速为10～50sccm、通入氧气的流速为0～10sccm以及通入氮气的流速为0～10sccm。
14.可选地，在通过溅射工艺在所述半导体基材的上方沉积hf单质掺杂的zro2基铁电薄膜层的步骤中，控制所述半导体基材的转速在3～10rpm范围内。
15.可选地，所述zro2靶材和所述hf单质靶材的纯度均在99％以上。
16.可选地，所述半导体器件为zro2基铁电存储器，所述提供半导体基材的步骤，包括：
17.提供第一半导体衬底；
18.在所述第一半导体衬底之上形成下电极层，或者在所述第一半导体衬底之上依次
形成下电极层和第一介质层，以形成所述半导体基材。
19.可选地，在所述通过溅射工艺在所述半导体基材的上方沉积hf单质掺杂的zro2基铁电薄膜层之后，还包括：
20.在所述hf单质掺杂的zro2基铁电薄膜层之上形成上电极层，或者在所述hf单质掺杂的zro2基铁电薄膜层之上依次形成第二介质层和上电极层；
21.在形成上电极层之后执行热退火工艺，所述热退火工艺的温度在400℃～700℃范围内。
22.可选地，所述半导体器件为zro2基铁电场效应晶体管，所述提供半导体基材的步骤，包括：
23.提供第二半导体衬底；
24.在所述第二半导体衬底中形成源极区域和漏极区域；
25.在所述第二半导体衬底的上方形成栅极介电层，以形成所述半导体基材，其中，所述栅极介电层位于所述源极区域和漏极区域之间的区域。
26.可选地，在所述通过溅射工艺在所述半导体基材的上方沉积hf单质掺杂的zro2基铁电薄膜层之后，还包括：
27.在所述hf单质掺杂的zro2基铁电薄膜层之上形成栅电极；
28.在形成所述栅电极后执行热退火工艺，其中，所述热退火工艺的温度在400℃～700℃范围内。
29.本发明实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：由于本发明实施例选取zro2和hf单质两种靶材，通过溅射工艺制备半导体器件的铁电薄膜，由此避免了沉积薄膜过程中c和h等杂质的产生，由此形成的hf单质掺杂的zro2基铁电薄膜具有优异的铁电性能、漏电小，进而提高了铁电半导体器件的可靠性，且具有低成本性。
30.进一步的，采用溅射工艺制备zro2基铁电薄膜，相对于ald工艺提高了铁电半导体器件的生产效率。
附图说明
31.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
32.图1为本发明实施例中半导体器件的制备方法流程图；
33.图2～图5为本发明实施例中铁电存储器不同制备工艺的示意图；
34.图6为本发明实施例中铁电场效应晶体管的制备工艺示意图；
35.图7为本发明实施例中zro2基铁电存储器的极化回滞曲线。
具体实施方式
36.本发明实施例通过提供一种半导体器件的制备方法，至少在一定程度上解决了现有技术中铁电半导体器件的铁电性能较差、漏电较大的技术问题。
37.下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开
的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
38.参考图1所示，本发明实施例提供了一种半导体器件的制备方法，包括如下步骤：
39.首先，是步骤s101：提供半导体基材10。
40.具体的，不同的半导体器件，提供的半导体基材10是不同的。所制备而成的半导体器件可以是铁电存储器或者铁电场效应晶体管，当然也可以是其他任意一种需要沉积铁电薄膜层的半导体器件。
41.下面，参考图2～图5所示，以制备铁电存储器为例对提供半导体基材10的步骤进行描述：
42.参考图2和图4所示，在一些实施方式下，提供半导体基材10的步骤包括：提供第一半导体衬底11；在第一半导体衬底11之上形成下电极层12，以形成半导体基材10。
43.在具体实施时，第一半导体衬底11的材料可以为硅，厚度可以但不限于500um。第一半导体衬底11也可以是硅和氧化硅的复合层，其中，硅的厚度可以是500un，氧化硅的厚度可以是300nm。当然，第一半导体衬底11也可以为其他材料制备而成，如可以为锗、砷化镓、pi(聚酰亚胺)等柔性衬底材料。
44.对提供的第一半导体衬底11进行清洗，对第一半导体衬底11的清洗过程可以是：先将第一半导体衬底11依次用丙酮、无水乙醇浸泡后清洗；再用去离子水浸泡冲洗后吹干。在清洗完成之后的第一半导体衬底11之上溅射形成下电极层12。其中，溅射形成下电极层12的工艺包括但不限于离子束溅射、直流溅射、反应溅射等。
45.示例性的，下电极层12可以采用离子束溅射工艺溅射形成，所用靶材为tin，具体的工艺过程包括：将tin作为靶材安装于溅射镀膜设备上，控制溅射镀膜设备以束流电压为700～900v，束流为40～60ma，加速电压为150～170v的工作参数进行工作，且溅射形成下电极层12的过程是在通入第二混合气体的真空条件下进行，其中，第二混合气体包括ar和n2，第二混合气体中ar气氛的流速为7～9sccm，n2气氛的流速为4～6sccm。在此工艺参数范围内可以获得较好薄膜衬度的下电极层12。
46.参考图3和图5所示，另一种实施方式下，在第一半导体衬底11之上依次形成下电极层12和第一介质层13，以形成铁电存储器的半导体基材10。即：是在第一半导体衬底11之上形成下电极层12之后，再在下电极层12之上形成第一介质层13。
47.其中，第一介质层13可以由合适的介电材料形成，诸如氧化硅、氮化硅(sin)、hzo、al2o3等介电常数(k值)大于3.9的介电材料。例如，可以选用介电常数在3.9～25之间的高k介电材料，可以通过诸如cvd(chemical vapor deposition，化学气相沉积)、pvd(physicalvapordeposition，物理气相沉积)、ald中的一种或者至少以上两种沉积方式的组合来形成第一介质层13。在一些实施方式中，第一介质层13的厚度可以在1～3nm之间。当然，取决于器件设计，第一介质层13的厚度具体可以在1～2nm之间、或者具体在2～3nm之间或者其他任何合适的厚度范围。
48.下面参考图6所示，以制备fefet((ferroelectric field effect transistor，铁电场效应晶体管)为例，对提供半导体基材10的步骤进行描述：
49.首先，提供第二半导体衬底14；其中，第二半导体衬底14可以是掺杂或未掺杂的半
导体衬底(诸如硅)，或者soi(silicon-on-insulator，silicon-on-insulator)衬底的有源层。第二半导体衬底14中还可以包括其他半导体材料，诸如锗；化合物半导体材料，可以是碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟以及锑化铟中的一种或者多种的组合；合金半导体，可以是sige、gaasp、alinas、algaas、gainas、gainp以及gainasp中的一种或者多种的组合。第二半导体衬底14也可以使用其他衬底，诸如多层或梯度衬底。
50.接着，在第二半导体衬底14中形成源极区域15和漏极区域16；对于n型器件，可以通过用诸如砷或磷的n型掺杂剂在第二半导体衬底14内进行掺杂来形成源极区域15和漏极区域16；对于p型器件，通过用诸如硼的p型掺杂剂对第二半导体衬底14内进行掺杂来形成源极区域15和漏极区域16。
51.在第二半导体衬底14的上方形成栅极介电层17，以形成铁电场效应晶体管的半导体基材10，其中，栅极介电层17位于第二半导体衬底14中的源极区域15和漏极区域16之间的区域。
52.栅极介电层17可以由合适的介电材料形成，诸如氧化硅、氮化硅(sin)等介电常数(k值)大于3.9的介电材料。例如，可以选用介电常数在3.9～25之间的高k介电材料，可以通过诸如cvd(chemical vapor deposition，化学气相沉积)、pvd(physicalvapordeposition，物理气相沉积)、ald中的一种或者至少两种沉积方式的组合来形成栅极介电层17。在一些实施例中，栅极介电层17的厚度可以在1～3nm之间。当然，取决于器件设计，栅极介电层17的厚度具体可以在1～2nm之间、或者具体在2～3nm之间、或者其他任何合适的厚度范围。
53.在通过上述任意实施方式提供半导体基材10之后，再执行步骤s102：采用zro2靶材和hf单质靶材，通过溅射工艺在半导体基材10的上方沉积hf单质掺杂的zro2基铁电薄膜层20。
54.在一些实施例中，沉积所形成的hf单质掺杂的zro2基铁电薄膜层的厚度为3～70nm，可以使zro2基铁电薄膜层20获得优异的铁电性能。如果厚度小于约3nm，则hf单质掺杂的zro2基铁电薄膜层20的铁电性能较差，难以实现实际应用，如果厚度大于70nm，则hf单质掺杂的zro2基铁电薄膜层20对于先进工艺技术而言浪费了材料。
55.其中，在hf单质掺杂的zro2基铁电薄膜层20中，hf、zr和o之间的原子百分比可以为0.7：0.3：2，或者任何合适诱导铁电特性的hf、zr和o之间的原子百分比。
56.具体的，在半导体基材10的上方沉积hf单质掺杂的zro2基铁电薄膜层20所用的溅射工艺包括但不限于磁控溅射、离子束溅射、直流溅射、反应溅射等。
57.在一些实施方式下，在通过溅射工艺在半导体基材10的上方沉积hf单质掺杂的zro2基铁电薄膜层20的步骤中：溅射镀膜设备溅射zro2靶材所用的功率为30w～200w，溅射镀膜设备溅射hf单质靶材所用的功率为6w～100w。
58.将zro2靶材与hf单质靶材安装于同一溅射镀膜设备的不同单元或者安装于不同的溅射镀膜设备并设定溅射镀膜设备的溅射功率，以满足溅射zro2靶材所用的功率为30w～200w；溅射hf单质靶材所用的功率为6w～100w。
59.具体的，溅射镀膜设备采用交流电源工作。
60.在一些实施方式下，通过溅射工艺在半导体基材10的上方沉积hf单质掺杂的zro2基铁电薄膜层20的过程，需要在通入第一混合气体的真空条件下进行，其中，第一混合气体
中，通入氩气(ar)的流速为10～50sccm、通入氧气(o2)的流速为0～10sccm以及通入氮气(n2)的流速为0～10sccm。
61.就真空条件而言，如果采用磁控溅射工艺，真空条件是反应腔室内的真空度在10-3
pa以上。
62.在沉积hf单质掺杂的zro2基铁电薄膜层20的过程中，溅射工艺所用的各个工艺参数在上述工艺参数范围内做调整，可获得较好的铁电薄膜质量，有利于铁电性的产生。
63.在一些实施方式下，为了沉积zro2基铁电薄膜层20的均匀性，在通过溅射工艺在半导体基材10的上方沉积hf单质掺杂的zro2基铁电薄膜层20的步骤中，控制半导体基材10的转速在3～10rpm范围内。
64.在一些实施方式下，所选取的zro2靶材和hf单质靶材的纯度均在99％以上，提高了所形成铁电薄膜层的质量。
65.接下来，在沉积hf单质掺杂的zro2基铁电薄膜层20之后，可以继续在hf单质掺杂的zro2基铁电薄膜层20之上制备其他层。根据半导体器件的不同，制备其他层的工艺也相应不同。
66.参考图2～图5所示，以制备铁电存储器为例，进行在hf单质掺杂的zro2基铁电薄膜层20之上制备其他层的工艺步骤进行描述：
67.参考图2和图3所示，在一些实施方式下，在hf单质掺杂的zro2基铁电薄膜层20之上形成上电极层32，并在形成上电极层32之后执行热退火工艺，以得到铁电存储器，其中，热退火工艺在400℃～700℃的温度下进行。
68.具体的，上电极层32与下电极层12可以采用相同材料或者不同材料制备而成，比如，可以均采用tin作为通过溅射工艺制备上电极层32与下电极层12的靶材。且制备上电极层32与制备下电极层12可以采用相同的溅射工艺和工艺参数，上电极层32与下电极层12的厚度也可以相同，在此不再赘述。
69.参考图4和图5所示，与上述实施方式不同的是，在以hf单质掺杂的zro2基铁电薄膜层20之上依次形成第二介质层31和上电极层32；并在形成上电极层32之后再执行热退火工艺，以得到铁电存储器，其中，热退火工艺在400℃～700℃的温度下进行。
70.具体的，第二介质层31与第一介质层13可以采用相同材料或者不同材料制备而成，制备第二介质层31与第一介质层13可以采用相同的溅射工艺以及工艺参数，且第二介质层31与第一介质层13的厚度也可以相同，在此不再赘述。
71.在一些实施方式下，还可以在上电极层32之上制备金属保护层33。
72.参考图6所示，以制备铁电场效应晶体管为例，对在hf单质掺杂的zro2基铁电薄膜层20之上制备其他层的工艺步骤进行描述：
73.在hf单质掺杂的zro2基铁电薄膜层20之上形成栅电极34；并在形成栅电极34之后，再在400℃～700℃的温度下执行热退火工艺，以得到铁电场效应晶体管。
74.其中，栅电极34可以包括采用诸如tin、tan、w、cu等金属材料或含金属材料，通过诸如cvd、pvd以及ald中的一种或者多种沉积工艺来形成。
75.通过本发明一些实施方式，可以得到如图2所示的，从下之上依次为第一半导体衬底11、下电极层12、hf单质掺杂的zro2基铁电薄膜层20、上电极层32、金属保护层33的zro2基铁电存储器。
76.通过本发明一些实施方式，可以得到如图3所示的，从下至上依次为第一半导体衬底11、下电极层12、第一介质层13、hf单质掺杂的zro2基铁电薄膜层20、上电极层32的zro2基铁电存储器。
77.通过本发明一些实施方式，可以得到如图4所示，从下至上依次为第一半导体衬底11、下电极层12、hf单质掺杂的zro2基铁电薄膜层20、第二介质层31、上电极层32的zro2基铁电存储器。
78.通过本发明一些实施方式，可以得到如图5所示，从下至上依次为第一半导体衬底11、下电极层12、第一介质层13、hf单质掺杂的zro2基铁电薄膜层20、第二介质层31、上电极层32的zro2基铁电存储器。
79.通过本发明一些实施方式，可以得到如图6所示的zro2基铁电场效应晶体管。
80.为了更容易理解本发明实施例所提供的技术方案，下面参考图2所示，以制备一种铁电存储器为例，进行制备过程的举例性描述：
81.首先，提供第一半导体衬底11，其中，第一半导体衬底11中硅厚度为500μm，氧化硅的厚度为300nm。
82.接着，将第一半导体衬底11依次用丙酮、无水乙醇浸泡清洗3min，再用去离子水浸泡冲洗3min后进行吹干，以完成对第一半导体衬底11的清洗过程。
83.接着，在清洗好的第一半导体衬底11上，以tin作为靶材，利用离子束溅射工艺制备下电极层12：设定溅射镀膜设备的束流电压为800v，速流为46ma，加速电压为160v的工作参数进行工作，其中，在制备下电极层12时，向下电极层12所在的反应腔室内通入ar与n2的混合气体，ar气氛的流速为8sccm，n2气氛的流速为5sccm，制备的下电极层12的厚度可以为40nm。
84.接着，在下电极层12之上制备第一介质层13：利用ald工艺制备al2o3缓冲层，al的先驱物和去离子水均保持20℃室温，载气选择n2，流速为100sccm。示例性的，al的先驱物采用三甲基铝(tma)，采用去离子水作为氧源,反应腔气压小于2mbar，沉积温度为200℃。
85.接着，在下电极层12上采用磁控溅射工艺制备10nm的hf单质掺杂的zro2基铁电薄膜层20：选取zro2靶材与hf单质靶材，两种靶材的纯度在99％以上；将zro2靶材与hf单质靶材均安装至磁控溅射镀膜设备上，利用交流电源给磁控溅射镀膜设备供电，设定hf单质的功率为12w，zro2的溅射功率为110w；通入ar气氛的流速设定为20sccm，通入o2气氛的流量设定为0.6sccm，通入n2气氛的流速设定为0sccm。
86.接着，进行涂光刻胶、曝光显影：在zro2基铁电薄膜层20上涂覆负胶1500，以150℃前烘2min，在曝光后120℃后烘2min，在显影液中浸泡45s显影，用去离子水冲洗吹干。
87.接着，利用离子束溅射工艺溅射在zro2基铁电薄膜层20上制备上电极层32：可以与制备下电极层12采用相同工艺以及相同的工艺参数，此处不再赘述。
88.接着，将通过上述操作得到的至下而上具有第一半导体衬底11、下电极层12、第二上电极32的zro2基铁电存储器在丙酮溶液中浸泡至光刻胶和多余金属脱落；然后在无水乙醇中浸泡去除丙酮；再用去离子水冲洗吹干。
89.最后，将冲洗吹干的zro2基铁电器件在n2气氛、550℃条件下退火30s，得到zro2基铁电存储器。
90.为了验证所制备的hf单质掺杂的zro2基铁电存储器的铁电性能，对其施加电压激
励来进行验证，具体步骤如下：
91.下电极层12施加电压脉冲序列，脉宽200μs，采用电压扫描模式，电压值从0v增大到3v，且限流1μa，上电极层32接地，从而，测试得到zro2基铁电存储器的极化回滞曲线如图7所示。从图7可以看出，基于本发明实施例制备得到的zro2基铁电器件，由于具有hf单质掺杂的zro2基铁电薄膜层20的，可以获取良好的铁电性能。
92.尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
93.显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。