半导体器件和包括其的数据存储系统的制作方法

半导体器件和包括其的数据存储系统
1.相关申请的交叉引用
2.本技术要求于2021年3月5日在韩国知识产权局提交的韩国专利申请no.10-2021-0029378的优先权的权益，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
3.本公开的示例实施例涉及半导体器件和包括该半导体器件的数据存储系统。


背景技术：

4.在需要数据存储的电子系统中，需要用于存储大容量数据的半导体器件。因此，已经研究了增加半导体器件的数据存储容量的方法。例如，作为增加半导体器件的数据存储容量的一种方法，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体器件。


技术实现要素：

5.本公开的示例实施例提供了可以改善可靠性和/或生产率/生产良率的半导体器件。
6.本公开的示例实施例提供了包括可以改善可靠性和/或生产率/生产良率的半导体器件的数据存储系统。
7.根据本公开的示例实施例，一种半导体器件包括：第一半导体结构，所述第一半导体结构包括第一衬底、位于所述第一衬底上的电路器件、位于所述电路器件上的下互连结构和电连接到所述下互连结构的下接合结构；以及第二半导体结构，所述第二半导体结构设置在所述第一半导体结构上，并且包括第二衬底、在与所述第二衬底的下表面垂直的第一方向上堆叠并彼此间隔开的栅电极、穿过所述栅电极并在所述第一方向上延伸的沟道结构以及电连接到所述栅电极和所述沟道结构并接合到所述下接合结构的上接合结构。每个所述沟道结构包括沟道层。所述第二半导体结构还包括连接到所述第二衬底的上部的第一通路、与所述第一通路间隔开并与所述第二衬底间隔开的第二通路以及在所述第二衬底的外侧区域中与所述第二通路直接接触的接触插塞。
8.根据本公开的示例实施例，一种半导体器件包括：第一衬底；电路器件，所述电路器件位于所述第一衬底上；下互连结构，所述下互连结构电连接到所述电路器件；下接合结构，所述下接合结构电连接到所述下互连结构；上接合结构，所述上接合结构与所述下接合结构接触；上互连结构，所述上互连结构电连接到所述上接合结构；第二衬底，所述第二衬底位于所述上互连结构上；栅电极，所述栅电极位于所述上互连结构和所述第二衬底之间。所述栅电极堆叠并且彼此间隔开。所述半导体器件还包括穿过所述栅电极的沟道结构。每个所述沟道结构包括沟道层。所述半导体器件还包括在所述栅电极的外侧区域和所述第二衬底的外侧区域中在与所述第一衬底的上表面垂直的垂直方向上延伸的接触插塞。所述接触插塞的上端的宽度小于所述接触插塞的下端的宽度。所述半导体器件还包括着陆通路，
所述着陆通路的下端与所述接触插塞的上端直接接触，并且所述着陆通路的上端位于比所述第二衬底的上表面的水平高度高的水平高度。所述着陆通路与所述第二衬底间隔开。
9.根据本公开的示例实施例，一种数据存储系统包括半导体器件和控制器，所述半导体器件包括：第一衬底；电路器件，所述电路器件设置在所述第一衬底上；下互连结构，所述下互连结构电连接到所述电路器件；下接合结构，所述下接合结构电连接到所述下互连结构；上接合结构，所述上接合结构与所述下接合结构接触；上互连结构，所述上互连结构电连接到所述上接合结构；第二衬底，所述第二衬底位于所述上互连结构上；栅电极，所述栅电极位于所述上互连结构和所述第二衬底之间并且堆叠并彼此间隔开；沟道结构，所述沟道结构穿过所述栅电极并且均包括沟道层；接触插塞，所述接触插塞在所述栅电极的外侧区域和所述第二衬底的外侧区域中在与所述第一衬底的上表面垂直的垂直方向上延伸，并且所述接触插塞的上端的宽度小于所述接触插塞的下端的宽度；着陆通路，所述着陆通路的下端与所述接触插塞的上端直接接触，所述着陆通路的上端位于比所述第二衬底的上表面的水平高度高的水平高度，并且所述着陆通路与所述第二衬底间隔开；以及输入/输出焊盘，所述输入/输出焊盘与所述着陆通路接触并且通过所述接触插塞电连接到所述电路器件，所述控制器通过所述输入/输出焊盘电连接到所述半导体存储器件。所述控制器被配置为控制所述半导体存储器件。
附图说明
10.根据以下结合附图进行的详细描述，将更清楚地理解本公开的以上以及其他方面、特征和优点，在附图中：
11.图1是示出了根据本公开的示例实施例的半导体器件的分解透视图；
12.图2是示出了根据本公开的示例实施例的半导体器件的截面图；
13.图3是示出了根据本公开的示例实施例的半导体器件的一部分的放大图；
14.图4是示出了根据本公开的示例实施例的半导体器件的一部分的放大图；
15.图5是示出了根据本公开的示例实施例的半导体器件的一部分的放大图；
16.图6是示出了根据本公开的示例实施例的半导体器件的一部分的放大图；
17.图7是示出了根据本公开的示例实施例的半导体器件的一部分的放大图；
18.图8是示出了根据本公开的示例实施例的半导体器件的一部分的放大图；
19.图9至图15是示出了根据本公开的示例实施例的制造半导体器件的方法的截面图；
20.图16是示出了根据本公开的示例实施例的包括半导体器件的数据存储系统的视图；
21.图17是示出了根据本公开的示例实施例的包括半导体器件的数据存储系统的透视图；
22.图18是示出了根据本公开的示例实施例的半导体封装件的截面图。
具体实施方式
23.在下文中，将参照附图如下描述本公开的示例实施例。
24.图1是示出了根据示例实施例的半导体器件的分解透视图。
25.参照图1，根据示例实施例的半导体器件100可以包括在垂直方向上堆叠的外围电路区域peri和存储单元区域cell。外围电路区域peri和存储单元区域cell可以彼此接合和/或组合。存储单元区域cell可以包括存储单元阵列区域mca、与存储单元阵列区域mca相邻的阶梯区域sa和位于以上元件外侧的外侧区域oa。诸如输入/输出焊盘的导电焊盘270可以设置在外侧区域oa中。多个存储单元阵列区域mca可以设置在存储单元区域cell中。
26.外围电路区域peri可以包括行译码器dec、页面缓冲器pb和其他外围电路pc。在外围电路区域peri中，行译码器dec可以通过对输入地址进行译码来生成字线的驱动信号，并且可以传输信号。页面缓冲器pb可以经由位线连接到存储单元阵列区域mca，并且可以读取存储在存储单元中的数据。其他外围电路pc可以是包括控制逻辑和电压发生器的区域，并且可以包括例如锁存电路、高速缓存电路和/或读出放大器。外围电路区域peri还可以包括单独的焊盘区域。在这种情况下，焊盘区域可以包括静电放电(esd)器件或数据输入/输出电路。焊盘区域中的esd器件或数据输入/输出电路可以电连接到外侧区域oa中的导电焊盘270。外围电路区域peri中的各种电路区域dec、pb和pc可以以各种形状设置。
27.在下文中，将参照图2描述半导体器件100的示例。在图2中，区域“a”可以表示通过在x方向上切割半导体器件100得到的在图1中示出的存储单元阵列区域mca和阶梯区域sa的一部分的截面结构。另外，区域“b”可以表示通过在y方向上切割半导体器件100得到的在图1中示出的存储单元阵列区域mca的一部分的截面结构。
28.图2是示出了根据示例实施例的半导体器件的截面图。
29.参照图2，半导体器件100可以包括：外围电路区域peri，即，包括第一衬底101的第一半导体结构；以及存储单元区域cell，即，包括第二衬底201的第二半导体结构。存储单元区域cell可以设置在外围电路区域peri上。外围电路区域peri和存储单元区域cell可以通过下接合结构180和上接合结构280彼此接合。例如，外围电路区域peri和存储单元区域cell可以通过铜(cu)-铜(cu)接合而接合。
30.外围电路区域peri可以包括第一衬底101、位于第一衬底101中的源极/漏极区105、设置在第一衬底101上的电路器件120、下互连结构130、下接合结构180和下绝缘层190。
31.第一衬底101可以具有在x方向和y方向上延伸的上表面。有源区可以通过器件分隔层被限定在第一衬底101上。包括杂质的源极/漏极区105可以设置在有源区的一部分中。第一衬底可以包括半导体材料，诸如iv族半导体、iii-v族化合物半导体和/或ii-vi族化合物半导体。第一衬底101可以被提供为体晶片或外延层。
32.电路器件120可以包括平面晶体管。每个电路器件120可以包括电路栅极电介质层122、间隔物层124和电路栅电极125。源极/漏极区105可以在电路栅电极125的两侧设置在第一衬底101中。
33.下互连结构130可以电连接到电路器件120和源极/漏极区105。下互连结构130可以包括具有圆柱形状的下接触插塞131和133以及具有线形状或在x方向上延伸的下互连线132和134。下接触插塞131和133可以包括第一下接触插塞131和第二下接触插塞133，并且下互连线132和134可以包括第一下互连线132和第二下互连线134。第一下接触插塞131可以设置在电路器件120和源极/漏极区105上，并且第二下接触插塞133可以设置在第一下互连线132上。第一下互连线132可以设置在第一下接触插塞131上，并且第二下互连线134可
以设置在第二下接触插塞133上。下互连结构130可以包括导电材料，例如钨(w)、铜(cu)、铝(al)等，并且每个元件还可以包括扩散阻挡层。然而，在示例实施例中，形成下互连结构130的下接触插塞131和133以及下互连线132和134的层数和布置形式可以改变。
34.下接合结构180可以连接到下互连结构130。下接合结构180可以连接到上接合结构280。下接合结构180可以包括下接合通路181和下接合焊盘182，下接合焊盘182可以是接合层。下接合通路181可以设置在第二下互连线134上。下接合焊盘182可以设置在下接合通路181上。下接合结构180可以包括导电材料，例如钨(w)、铜(cu)、铝(al)等，并且每个元件还可以包括扩散阻挡层。下接合结构180与上接合结构280一起可以提供外围电路区域peri与存储单元区域cell之间的电连接路径。
35.下绝缘层190可以在第一衬底101上设置在电路器件120上。下绝缘层190可以包括多个绝缘层。下绝缘层190可以由绝缘材料形成。
36.存储单元区域cell可以包括第二衬底201、位于第二衬底201下方的第一水平导电层202和第二水平导电层204、在第二衬底201下方堆叠的栅电极230、通过穿过栅电极230的堆叠结构延伸的分隔区域ms、设置为穿过堆叠结构的沟道结构ch、电连接到栅电极230和沟道结构ch的上互连结构250以及连接到上互连结构250的上接合结构280。存储单元区域cell可以包括第一水平牺牲层211、第二水平牺牲层212和第三水平牺牲层213、在第二衬底201下方与栅电极230交替地堆叠的层间绝缘层220以及覆盖栅电极230或与栅电极230交叠的上绝缘层290。存储单元区域cell还可以包括连接到第二衬底201并且被构造为“接地通路”的第一通路260、与第二衬底201间隔开并且被构造为“着陆通路(landing via)”的第二通路265以及连接到第二通路265并且被构造为“输入/输出焊盘”的导电焊盘270。
37.在存储单元阵列区域mca中，栅电极230可以垂直地堆叠，并且沟道结构ch可以被设置。在阶梯区域sa中，栅电极230可以延伸不同的长度，并且可以提供用于将存储单元电连接到外围电路区域peri的接触焊盘。在存储单元区域cell中，第二通路265可以设置在存储单元阵列区域mca和阶梯区域sa的外侧区域oa中。
38.例如，第二衬底201可以包括半导体材料，诸如iv族半导体、iii-v族化合物半导体和/或ii-vi族化合物半导体。例如，iv族半导体可以包括硅、锗或硅锗。第二衬底201还可以包括杂质。第二衬底201可以被提供为诸如多晶硅层或外延层的多晶半导体层。
39.第一水平导电层202和第二水平导电层204可以在存储单元阵列区域mca中堆叠并设置在第二衬底201的下表面上。第一水平导电层202可以用作半导体器件100的公共源极线的一部分，例如，第一水平导电层202可以与第二衬底201一起用作公共源极线。第一水平导电层202可以围绕沟道层240直接连接到沟道层240。第一水平导电层202可以穿过栅极电介质层245并且可以与沟道层240接触。第一水平导电层202可以不延伸到阶梯区域sa，并且第二水平导电层204也可以设置在阶梯区域sa中。第二水平导电层204可以在存储单元阵列区域mca和阶梯区域sa中具有基本上平坦的上表面和下表面。
40.第一水平导电层202和第二水平导电层204可以包括半导体材料，并且可以包括例如多晶硅。在这种情况下，至少第一水平导电层202可以是掺杂有与第二衬底201的杂质相同导电性的相同杂质的层，并且第二水平导电层204可以是掺杂层或可以包括从第一水平导电层202扩散的杂质。然而，第二水平导电层204的材料不限于半导体材料，并且可以替换为绝缘层。
41.第一水平牺牲层211、第二水平牺牲层212和第三水平牺牲层213可以设置在第二衬底201下方，并且可以在阶梯区域sa的一部分中与第一水平导电层202并排地设置。第一水平牺牲层211、第二水平牺牲层212和第三水平牺牲层213可以依次堆叠在第二衬底201下方。第一水平牺牲层211、第二水平牺牲层212和第三水平牺牲层213可以是在制造半导体器件100的工艺中在被部分地替换为第一水平导电层202之后留下的层。然而，在示例实施例中，阶梯区域sa中的其中保留有第一水平牺牲层211、第二水平牺牲层212和第三水平牺牲层213的区域的布置可以改变。
42.第一水平牺牲层211和第三水平牺牲层213与第二水平牺牲层212可以包括不同的绝缘材料。第一水平牺牲层211和第三水平牺牲层213可以包括相同的材料。例如，第一水平牺牲层211和第三水平牺牲层213可以由与层间绝缘层220的材料相同的材料形成，并且第二水平牺牲层212可以由与牺牲绝缘层218(参见图10)的材料相同的材料形成。
43.栅电极230可以在第二衬底201下方垂直地堆叠并彼此间隔开，并且可以形成堆叠结构。栅电极230可以设置在第二衬底201和上互连结构250之间。栅电极230可以包括自第二衬底201顺序地形成接地选择晶体管、存储单元和串选择晶体管的电极。形成存储单元的栅电极230的数目可以根据半导体器件100的存储容量来确定。在示例实施例中，形成串选择晶体管和接地选择晶体管的栅电极230的数目可以为一个或两个，并且栅电极230可以具有与存储单元的栅电极230的结构相同或不同的结构。另外，栅电极230还可以包括形成擦除晶体管的栅电极230，所述形成擦除晶体管的栅电极230设置在形成串选择晶体管的栅电极230下方和形成接地选择晶体管的栅电极230上方，并且用于利用栅致漏极泄漏(gidl)的擦除操作。另外，例如，一部分栅电极230(即，与形成串选择晶体管和接地选择晶体管的栅电极230相邻的栅电极230)可以是虚设栅电极。
44.栅电极230可以在存储单元阵列区域mca中垂直地堆叠并彼此间隔开，并且可以从存储单元阵列区域mca到阶梯区域sa延伸不同的长度并可以形成具有阶梯形状的台阶结构。如图2所示，栅电极230可以在x方向上具有台阶结构，并且可以设置为在y方向上彼此具有台阶结构。由于台阶结构，栅电极230可以形成其中上栅电极230可以比下栅电极230延伸更长的阶梯形状，并且可以提供从层间绝缘层220向上暴露的端部。在示例实施例中，在端部，栅电极230可以具有增加的厚度。尽管未示出，但是一部分上栅电极230可以通过在x方向上延伸的上分隔区域隔开。
45.栅电极230可以形成下栅极堆叠组和位于下栅极堆叠组上的上栅极堆叠组。设置在下栅极堆叠组和上栅极堆叠组之间的层间绝缘层220可以具有相对大的厚度，但是其示例实施例不限于此。在图2中，示出了栅电极230的两个堆叠组垂直地布置的示例，但是其示例实施例不限于此，并且栅电极230可以形成单个堆叠组或多个堆叠组。
46.栅电极230可以包括金属材料，例如钨(w)或铝(al)。在示例实施例中，栅电极230可以包括多晶硅或金属硅化物材料。在示例实施例中，栅电极230还可以包括扩散阻挡层，例如，扩散阻挡层可以包括氮化钨(wn)、氮化钽(tan)、氮化钛(tin)或它们的组合。
47.层间绝缘层220可以设置在栅电极230之间。类似于栅电极230，层间绝缘层220可以在与第二衬底201的下表面垂直的方向上彼此间隔开，并且可以设置为在x方向上延伸。层间绝缘层220可以包括诸如氧化硅或氮化硅的绝缘材料。
48.分隔区域ms可以设置为在存储单元阵列区域mca和阶梯区域sa中穿过栅电极230
并且在x方向上延伸。分隔区域ms可以穿过堆叠在第二衬底201下方的栅电极230并且可以连接到第二衬底201。由于高纵横比，分隔区域ms可以具有朝向第二衬底201宽度减小的形状。分隔区域ms可以在x方向上延伸，并且可以在y方向上将栅电极230彼此隔开。分隔区域ms可以包括导电层272和分隔绝缘层274。分隔绝缘层274可以覆盖导电层272的侧表面或与导电层272的侧表面交叠。导电层272可以连接到第二衬底201。分隔绝缘层274可以包括诸如氧化硅或氮化硅的绝缘材料，并且导电层272可以包括诸如钨(w)、铜(cu)、铝(al)等的导电材料。
49.每个沟道结构ch可以形成单个存储单元串，并且可以在存储单元阵列区域mca上在形成行和列的同时彼此间隔开。沟道结构ch可以设置为在x-y平面上形成网格图案或可以在一个方向上以z字形图案设置。沟道结构ch可以具有柱形状，并且可以由于纵横比而具有朝向第二衬底201宽度减小的倾斜侧表面。
50.每个沟道结构ch可以具有穿过栅电极230的下栅极堆叠组的下沟道结构和穿过栅电极230的上栅极堆叠组的上沟道结构彼此连接的形式，并且可以具有在连接区域中具有宽度差异或变化的弯曲部分。
51.沟道层240可以设置在沟道结构ch中。下沟道结构的沟道层240和上沟道结构的沟道层240可以彼此连接。在沟道结构ch中，沟道层240可以以围绕芯绝缘层247的环形形状形成，但是在示例实施例中，沟道层240可以被构造为具有诸如圆柱形状或棱柱形状的柱形状而没有芯绝缘层247。沟道层240可以在上部连接到第一水平导电层202。沟道层240可以包括诸如多晶硅或单晶硅的半导体材料。
52.沟道焊盘249可以在沟道结构ch中设置在沟道层240下方。沟道焊盘249可以设置为覆盖芯绝缘层247的下表面或与芯绝缘层247的下表面交叠并且电连接到沟道层240。沟道焊盘249可以包括例如掺杂的多晶硅。
53.栅极电介质层245可以设置在栅电极230和沟道层240之间。栅极电介质层245可以包括从沟道层240依次堆叠的隧穿层241、数据存储层242和阻挡层243。隧穿层241可以使电荷隧穿到数据存储层242，并且可以包括例如氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)或它们的组合。数据存储层242可以是电荷俘获层或浮置栅极导电层。阻挡层243可以包括氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、高k介电材料或它们的组合。在示例实施例中，栅极电介质层245的至少一部分可以沿着栅电极230在水平方向上延伸。
54.上互连结构250可以电连接到栅电极230和沟道结构ch的沟道层240。上互连结构250可以包括具有柱形状的接触插塞251'、连接接触252'和253'、栅极接触251a、252a和253a、沟道接触252b和253b以及上接触插塞255，并且还可以包括具有线性形状的上互连线254和256。栅极接触251a、252a和253a可以包括第一栅极接触251a、位于第一栅极接触251a上的第二栅极接触252a和位于第二栅极接触252a上的第三栅极接触253a。沟道接触252b和253b可以包括第一沟道接触252b和第二沟道接触253b。上互连线254和256可以包括第一上互连线254和第二上互连线256。接触插塞251'可以通过设置在其下方的连接接触252'和253'电连接到上互连线254和256。
55.接触插塞251'可以在外侧区域oa中直接连接到第二通路265。接触插塞251'可以具有例如柱形状，并且可以根据纵横比而具有朝向上部减小的宽度。例如，接触插塞251'的上端的宽度可以小于下端的宽度。例如，接触插塞251'的宽度可以朝向导电焊盘270减小或
自第一衬底101开始减小。
56.栅极接触251a、252a和253a可以在阶梯区域sa中连接到栅电极230。栅极接触251a、252a和253a可以穿过上绝缘层290的至少一部分，并且可以设置为连接到向下暴露的每个栅电极230。沟道接触252b和253b可以在存储单元阵列区域mca中通过沟道结构ch的沟道焊盘249电连接到沟道层240。
57.第一上互连线254可以设置在第三栅极接触253a和第二沟道接触253b下方，并且第二上互连线256可以设置在上接触插塞255下方。上接触插塞255可以设置在第一上互连线254下方。上互连结构250可以包括诸如钨(w)、铜(cu)、铝(al)等的导电材料，并且每个元件还可以包括扩散阻挡层。然而，在示例实施例中，形成上互连结构250的接触251a、252a、252b、253a、253b和255以及上互连线254和256的层数和布置形式可以改变。
58.第一通路260可以是旁通通路。第一通路260可以在制造半导体器件100的工艺期间通过使第二衬底201和第二水平导电层204接地来防止电弧放电。尽管在图2中部分地示出，但是在半导体器件100中，可以设置多个第一通路260并且多个第一通路260可以在某一方向上(例如，在y方向上)彼此间隔开预定距离。第一通路260可以从第二衬底201的上部在远离栅电极230的z方向上延伸或在与栅电极230从第二衬底201堆叠的方向相反的方向上延伸。第一通路260可以与第二衬底201一体化，并且可以包括与第二衬底201的半导体材料相同的半导体材料。第一通路260可以包括与第二衬底201的杂质相同的导电性的杂质。与在下部中相比，第一通路260的直径在上部中可以较小。例如，第一通路260可以包括宽度可以远离第二衬底201的上表面而减小的部分。然而，在示例实施例中，可以不提供第一通路260。
59.第二通路265可以是当接触插塞251'形成在外侧区域oa中时可以允许接触插塞251'的端部设置在第二通路265中的着陆通路。接触插塞251'的上端可以与第二通路265直接接触。第二通路265的上端可以在远离第一衬底101的方向上设置在比第二衬底201的下表面的水平高度高的水平高度。第二通路265可以在形成第一通路260的同一工艺中形成，并且可以具有与第一通路260对应的结构。术语“对应的结构”可以指元件可以通过相同的制造方法形成并且可以具有基本上相同的形状。第二通路265可以设置在与第一通路260的水平高度基本上相同的水平高度。第二通路265可以设置为与第一通路260水平地交叠，并且可以与第一通路260并排地设置。第二通路265可以设置为与第二衬底201物理地间隔开。例如，第二通路265可以设置在栅电极230的外侧或第二衬底201的外侧的外侧区域oa上。第二通路265的下部的宽度可以大于第二通路265的上部的宽度。
60.通过在外侧区域oa中将接触插塞251'设置为直接着陆在与第一通路260一起形成的第二通路265上并接触第二通路265，可以不执行形成输入/输出着陆焊盘(landing pad)的工艺和形成用于将输入/输出着陆焊盘连接到导电焊盘270的通路的工艺，从而可以简化制造半导体器件的工艺，并且可以降低制造成本。
61.第一通路260和第二通路265可以包括半导体材料，例如，硅(si)和锗(ge)中的至少一种。第一通路260和第二通路265可以由包括杂质的掺杂的半导体材料形成。第一通路260和第二通路265可以包括与第二衬底201的杂质相同导电性的杂质。例如，第一通路260、第二通路265和第二衬底201可以包括可以为p型掺杂剂的硼(b)、铝(al)、镓(ga)和铟(in)中的至少一种，或者可以包括可以为n型掺杂剂的磷(p)、砷(as)和锑(sb)中的至少一种。
62.导电焊盘270可以是半导体器件100的输入/输出焊盘，并且可以电连接到控制器。导电焊盘270可以与第二通路265的上部接触。导电焊盘270可以电连接到设置在外围电路区域peri中的电路器件120。
63.上接合结构280可以连接到上互连结构250。上接合结构280可以连接到下接合结构180。上接合结构280可以包括上接合通路281和上接合焊盘282，上接合焊盘282可以为接合层。上接合通路281可以设置在第二上互连线256下方。上接合焊盘282可以设置在上接合通路281下方。上接合结构280可以包括诸如钨(w)、铜(cu)、铝(al)等的导电材料，并且每个元件还可以包括扩散阻挡层。
64.上绝缘层290可以设置为覆盖第二衬底201、位于第二衬底201下方的栅电极230和下绝缘层190或者与第二衬底201、位于第二衬底201下方的栅电极230和下绝缘层190交叠。上绝缘层290可以包括多个绝缘层。上绝缘层290可以由绝缘材料形成。
65.图3是示出了根据示例实施例的半导体器件的一部分的放大图，以示出与图2中的区域“c”对应的区域。
66.参照图3，半导体器件100a的第二通路265a可以包括金属-半导体化合物层262和半导体层264。金属-半导体化合物层262可以设置为在接触插塞251'和半导体层264之间围绕接触插塞251'的上区域的一部分。金属-半导体化合物层262可以包括例如金属硅化物、金属锗化物或金属硅化物-锗化物。在金属-半导体化合物层262中，金属可以是钛(ti)、镍(ni)、钽(ta)、钴(co)或钨(w)，并且半导体可以是硅(si)、锗(ge)和硅锗(sige)。例如，金属-半导体化合物层262可以包括硅化钴(cosi)、硅化钛(tisi)、硅化镍(nisi)和硅化钨(wsi)中的至少一种。因为第二通路265a可以包括金属-半导体化合物层262，所以可以减小半导体层264和接触插塞251'之间的接触电阻。
67.图4是示出了根据示例实施例的半导体器件的一部分的放大图，以示出与图2中的区域“c”对应的区域。
68.参照图4，半导体器件100b的第一通路260m和第二通路265m可以包括与第二衬底201的材料不同的材料。例如，第一通路260m和第二通路265m可以包括诸如铝(al)、铜(cu)、钨(w)、钴(co)、钌(ru)和钼(mo)的金属材料，并且可以包括诸如氮化钛(tin)、氮化钽(tan)和氮化钨(wn)的金属氮化物中的至少一种。因为第二通路265m可以包括金属材料，所以可以减小第二通路265m和接触插塞251'之间的接触电阻。第一通路260m可以不与第二衬底201一体化，并且，可以优先地形成第一通路260m，可以执行平坦化工艺，然后可以形成第二衬底201。在这种情况下，第一通路260m和第二衬底201之间的边界可以是明显的。
69.图5是示出了根据本公开的示例实施例的半导体器件的一部分的放大图，以示出与图2中的区域“c”对应的区域。
70.参照图5，半导体器件100c的第二通路265b的尺寸可以大于第一通路260的尺寸。例如，第二通路265b的宽度可以大于第一通路260的宽度。第二通路265b的下表面的宽度w1可以大于第一通路260的下表面的宽度w1a。第二通路265b的下表面的宽度w1可以大于上表面的宽度w2，并且第一通路260的下表面的宽度w1a可以大于上表面的宽度w2a。通过增加第二通路265b的宽度，即使当接触插塞251'未对准时，接触插塞251'也可以稳定地着陆在第二通路265b上，并且可以提供具有改善的可靠性的半导体器件。
71.图6是示出了根据示例实施例的半导体器件的一部分的放大图，以示出与图2中的
区域“c”对应的区域。
72.参照图6，半导体器件100d的第二通路结构265c可以包括第一图案部分261和第二图案部分263。第一图案部分261可以设置在与第二衬底201的水平高度相同的水平高度，并且第二图案部分263可以设置在与第一通路260的水平高度相同的水平高度。在示例实施例中，术语“基本上相同”可以指构造可以是相同的，或者可以存在制造工艺中发生的偏差差异，并且即使省略了术语“基本上”，以上术语仍可以相同地进行解释。第一图案部分261和第二图案部分263可以是一体化的，并且可以包括相同的半导体材料。第一图案部分261可以是与第二衬底201一起形成的区域。接触插塞251'可以着陆在第一图案部分261上。第一图案部分261的下表面的宽度可以大于第二图案部分263的宽度，并且接触插塞251'可以稳定地着陆在第二通路结构265c上。例如，上面描述的图3中的金属-半导体化合物层262可以设置在第一图案部分261和接触插塞251'之间。
73.图7是示出了根据示例实施例的半导体器件的一部分的放大图，以示出与图2中的区域“d”对应的区域。
74.参照图7，在半导体器件100e中，与图2中的示例实施例不同，存储单元区域cell可以不包括设置在第二衬底201下方的第一水平导电层202和第二水平导电层204。另外，沟道结构cha还可以包括外延层207。
75.外延层207可以设置为在沟道结构cha的上端与第二衬底201接触，并且可以设置在至少一个栅电极230的侧表面上。外延层207可以设置在第二衬底201的凹陷区域中。外延层207的下表面的水平高度可以低于最上面的栅电极230的下表面的水平高度并且可以高于设置在最上面的栅电极230下方的下栅电极230的上表面的水平高度，但是其示例实施例不限于此。外延层207可以通过下表面连接到沟道层240。栅极绝缘层228可以进一步设置在外延层207和与外延层207接触的栅电极230之间。
76.图8是示出了根据示例实施例的半导体器件的一部分的放大图，以示出与图2中的区域“e”对应的区域。
77.参照图8，在半导体器件100f中，与图2中的示例实施例不同，分隔区域ms可以不包括导电层272，并且可以仅包括包含诸如氧化硅或氮化硅的绝缘材料的分隔绝缘层274。
78.图9至图15是示出了根据示例实施例的制造半导体器件的方法的截面图，以示出与图2中示出的区域对应的区域。
79.参照图9，电路器件120、下互连结构130和下接合结构180可以在第一衬底101上形成外围电路区域peri。
80.可以在第一衬底101中形成器件分隔层，并且可以在第一衬底101上依次形成电路栅极电介质层122和电路栅电极125。器件分隔层可以通过例如浅沟槽分隔(sti)工艺来形成。电路栅极电介质层122和电路栅电极125可以使用原子层沉积(ald)或化学气相沉积(cvd)来形成。电路栅极电介质层122可以由氧化硅形成，并且电路栅电极125可以由多晶硅或金属硅化物层中的至少一种形成，但是其示例实施例不限于此。之后，可以在电路栅极电介质层122和电路栅电极125的两个侧壁上形成间隔物层124和源极/漏极区105。在示例实施例中，可以提供多个间隔物层124。
81.可以通过形成一部分下绝缘层190、经由蚀刻去除其一部分并且填充导电材料来形成下互连结构130的下接触插塞131和133。可以通过沉积导电材料并且将导电材料图案
化来形成下互连线132和134。
82.可以通过形成一部分下绝缘层190、经由蚀刻去除其一部分并且填充导电材料来形成下接合结构180的下接合通路181。可以通过沉积导电材料并且将导电材料图案化来形成下接合焊盘182。下接合结构180可以通过例如沉积工艺或镀覆工艺来形成。根据一些实施例，当通过镀覆工艺形成接合层时，可以形成晶种层。
83.下绝缘层190可以包括多个绝缘层。可以在形成下互连结构130和下接合结构180的每道工艺中形成一部分下绝缘层190。因此，可以形成外围电路区域peri。
84.参照图10，可以在基体衬底301上形成第一通路260和第二通路265，可以形成第二衬底201、第一水平牺牲层211、第二水平牺牲层212和第三水平牺牲层213以及第二水平导电层204，并且可以交替地堆叠牺牲绝缘层218和层间绝缘层220。
85.可以在基体衬底301上形成一部分上绝缘层290，并且可以形成穿过其的第一通路260和第二通路265。基体衬底301可以包括诸如iv族半导体、iii-v族化合物半导体和/或ii-vi族化合物半导体的半导体材料。可以提供基体衬底301，以在去除基体衬底301的工艺中控制第二衬底201的厚度。例如，一部分上绝缘层290可以设置在基体衬底301和第二衬底201之间。可以通过形成穿过一部分上绝缘层290的通孔并且在其中填充半导体材料来形成第一通路260和第二通路265。当通孔被构造为具有不同的尺寸时，可以制造图5中的半导体器件100c。第二通路265可以与第二衬底201间隔开并且可以形成在外侧区域oa中，以用作着陆通路而不是接地通路。
86.第二衬底201可以在形成第一通路260和第二通路265的工艺中与第一通路260一体化，或者可以在与形成第一通路260和第二通路265的工艺分开的工艺中形成。例如，可以通过在第一通路260和第二通路265的通孔中至少部分地或完全地填充金属材料并且执行平坦化工艺来形成第二衬底201，由此制造图4中的半导体器件100b。例如，在形成通孔之后，在形成第二衬底201中包括的半导体图案时，可以用半导体材料至少部分地或完全地填充通孔，并且可以将半导体图案分割成连接到第一通路260的第二衬底201和连接到第二通路结构265c的第二图案部分263的第一图案部分261，如图6所示。
87.之后，可以形成第二衬底201，并且可以在第二衬底201上形成第一水平牺牲层211、第二水平牺牲层212和第三水平牺牲层213以及第二水平导电层204。第二衬底201可以通过一部分上绝缘层290与基体衬底301间隔开。第一水平牺牲层211、第二水平牺牲层212和第三水平牺牲层213可以依次堆叠在第二衬底201上。可以在存储单元阵列区域mca中将第一水平牺牲层211、第二水平牺牲层212和第三水平牺牲层213替换为可以通过后续工艺形成的图2中的第一水平导电层202。可以在第三水平牺牲层213上形成第二水平导电层204。
88.可以通过后续工艺将牺牲绝缘层218部分地替换为栅电极230(参见图2)。牺牲绝缘层218可以由与层间绝缘层220的材料不同的材料形成，并且可以由在特定蚀刻条件下相对于层间绝缘层220通过蚀刻选择性被蚀刻的材料形成。例如，层间绝缘层220可以由氧化硅和氮化硅中的至少一种形成，并且牺牲绝缘层218可以由从硅、氧化硅、碳化硅和/或氮化硅当中选择的、与层间绝缘层220的材料不同的材料形成。在示例实施例中，层间绝缘层220的厚度可以是不同的。层间绝缘层220和牺牲绝缘层218的厚度以及它们的层数可以从示出的示例改变。
89.可以使用掩模层对牺牲绝缘层218重复地执行光刻工艺和蚀刻工艺，使得在阶梯区域sa中上牺牲绝缘层218可以比下牺牲绝缘层218延伸地短。因此，牺牲绝缘层218可以以预定单元形成阶梯形状的台阶结构。
90.之后，可以在穿过牺牲绝缘层218和层间绝缘层220的下堆叠结构的下沟道孔中形成垂直牺牲层210。可以通过在形成牺牲绝缘层218和层间绝缘层220的下堆叠结构之后各向异性地蚀刻牺牲绝缘层218和层间绝缘层220的下堆叠结构来形成下沟道孔。之后，可以在下堆叠结构上形成牺牲绝缘层218和层间绝缘层220的上堆叠结构。
91.之后，可以形成覆盖牺牲绝缘层218和层间绝缘层220的堆叠结构或与牺牲绝缘层218和层间绝缘层220的堆叠结构交叠的上绝缘层290。
92.参照图11，可以形成穿过牺牲绝缘层218和层间绝缘层220的堆叠结构的沟道结构ch。在与分隔区域ms(参见图2)对应的区域中，可以形成穿过牺牲绝缘层218和层间绝缘层220的堆叠结构的开口os。
93.可以通过用沟道结构ch的层至少部分地或完全地填充具有孔形状的沟道孔来形成沟道结构ch。沟道孔可以包括下沟道孔和从下沟道孔延伸的上沟道孔。可以通过各向异性地蚀刻牺牲绝缘层218和层间绝缘层220的上堆叠结构来形成上沟道孔。可以通过经由穿过牺牲绝缘层218和层间绝缘层220的上堆叠结构的上沟道孔去除垂直牺牲层210来形成下沟道孔。可以在下沟道孔和上沟道孔中形成栅极电介质层245、沟道层240、芯绝缘层247和沟道焊盘249。当使用等离子体干蚀刻工艺来形成沟道孔时，由于在沟道孔中形成的离子，在沟道孔的上部和下部中可能发生电位差。然而，因为第二水平导电层204和第二衬底201通过第一通路260连接到基体衬底301，所以正电荷可以流向基体衬底301，并且通过掩模层移动的负电荷可以从晶片的边缘流向基体衬底301，从而例如可以防止由电位差引起的电弧缺陷。
94.由于堆叠结构的高度，沟道结构ch的侧壁可能不垂直于第二衬底201的上表面。沟道结构ch可以形成为凹陷到第二衬底201的一部分中。
95.栅极电介质层245可以使用ald或cvd工艺被形成为具有一致的厚度。在此工艺中，可以形成栅极电介质层245或栅极电介质层245的一部分，并且可以在此工艺中形成沿着沟道结构ch垂直于第二衬底201延伸的部分。可以在沟道结构ch中的栅极电介质层245上形成沟道层240。芯绝缘层247可以被形成为填充沟道结构ch，并且可以是绝缘材料。沟道焊盘249可以由诸如多晶硅的导电材料形成。
96.之后，开口os可以穿过牺牲绝缘层218和层间绝缘层220的堆叠结构，并且可以穿过下部的第二水平导电层204以及第一水平牺牲层211、第二水平牺牲层212和第三水平牺牲层213。
97.参照图12，可以通过开口os去除牺牲绝缘层218，并且可以形成栅电极230。
98.尽管可以在开口中形成牺牲间隔物层，但是可以通过回蚀工艺来暴露第二水平牺牲层212。可以从在存储单元阵列区域mca中暴露的区域选择性地去除第二水平牺牲层212，并且可以去除设置在第二水平牺牲层212上方和下方的第一水平牺牲层211和第三水平牺牲层213。
99.可以通过例如湿蚀刻工艺去除第一水平牺牲层211、第二水平牺牲层212和第三水平牺牲层213。在去除第一水平牺牲层211和第三水平牺牲层213的工艺中，栅极电介质层
245的在去除了第二水平牺牲层212的区域中暴露的部分也可以被去除。可以通过在去除了第一水平牺牲层211、第二水平牺牲层212和第三水平牺牲层213的区域中沉积导电材料来形成第一水平导电层202，并且可以从开口去除牺牲间隔物层。通过此工艺，可以在存储单元阵列区域mca中形成第一水平导电层202，并且第一水平牺牲层211、第二水平牺牲层212和第三水平牺牲层213可以保留在阶梯区域sa中。
100.之后，可以通过经由开口os去除牺牲绝缘层218来形成隧道部分，并且可以通过用导电材料填充隧道部分来形成栅电极230。导电材料可以包括金属、多晶硅或金属硅化物材料。在形成栅电极230之后，可以通过附加工艺去除沉积在开口中的导电材料，并且可以用绝缘材料和导电材料填充该区域，由此形成分隔绝缘层274和导电层272(参见图2)。
101.参照图13，可以形成栅极接触251a、252a和253a、沟道接触252b和253b、上接触插塞255、上互连线254和256、接触插塞251'以及上接合结构280。
102.栅极接触251a、252a和253a的第一栅极接触251a可以被构造为在阶梯区域sa中连接到栅电极230，并且沟道接触252b和253b的第一沟道接触252b可以被构造为连接到沟道焊盘249。
103.栅极接触251a、252a和253a、沟道接触252b和253b、上接触插塞255、上互连线254和256以及接触插塞251'可以被构造为具有不同的深度，并且可以通过使用蚀刻停止层同时形成接触孔并且用导电材料填充接触孔来形成。然而，在示例实施例中，栅极接触251a、252a和253a、沟道接触252b和253b、上接触插塞255、上互连线254和256以及接触插塞251'中的一部分可以在不同的工艺中形成。
104.之后，可以通过与形成图2和/或图9的下接合结构180的方法类似的方法来形成上接合结构280。因此，可以形成存储单元区域cell。然而，在制造半导体器件的工艺中，存储单元区域cell还可以包括基体衬底301。
105.参照图14，可以将包括第一衬底结构的外围电路区域peri和包括第二衬底结构的存储单元区域cell彼此接合。
106.可以通过经由按压将下接合焊盘182和上接合焊盘282接合来连接外围电路区域peri和存储单元区域cell。外围电路区域peri上的存储单元区域cell可以设置为颠倒并且可以接合，使得上接合焊盘282可以面向下。外围电路区域peri和存储单元区域cell可以直接接合而在它们之间无需布置诸如单独的粘合层的粘合剂。
107.参照图15，可以通过去除基体衬底301并且将上绝缘层290的一部分图案化来形成暴露第二通路265的开口op。
108.可以通过例如抛光工艺(诸如研磨工艺)来去除基体衬底301。因此，第一通路260和第二通路265的上表面可以被暴露。
109.之后，可以在第一通路260和第二通路265上另外地形成一部分上绝缘层290，并且可以将上绝缘层290图案化，由此形成开口op。当形成开口op时，第二通路265的上区域的一部分可以被去除。在这种情况下，第一通路260的上端的水平高度可以不同于第二通路265的上端的水平高度。然而，其示例实施例不限于此。之后，可以在开口op中形成导电焊盘270(在图2至图6中示出)，由此形成图2中的半导体器件100。
110.图16是示出了根据示例实施例的包括半导体器件的数据存储系统的视图。
111.参照图16，数据存储系统1000可以包括半导体器件1100和电连接到半导体器件
1100的控制器1200。数据存储系统1000可以由包括一个或更多个半导体器件1100的存储装置或包括该存储装置的电子设备来实现。例如，数据存储系统1000可以由包括一个或更多个半导体器件1100的固态硬盘装置(ssd)、通用串行总线(usb)、计算系统、医疗设备或通信设备来实现。
112.半导体器件1100可以被实现为非易失性存储器件，并且可以被实现为例如在参照图1至图8的前述示例实施例中描述的nand闪存器件。半导体器件1100可以包括第一结构1100f和位于第一结构1100f上的第二结构1100s。在示例实施例中，第一结构1100f可以设置为与第二结构1100s相邻。第一结构1100f可以被实现为包括译码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s可以被实现为包括位线bl、公共源极线csl、字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅极下线ll2以及位于位线bl与公共源极线csl之间的存储单元串cstr的存储单元结构。
113.在第二结构1100s中，每个存储单元串cstr可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储单元晶体管mct。在示例实施例中，下晶体管lt1和lt2的数目以及上晶体管ut1和ut2的数目可以改变。
114.在示例实施例中，上晶体管ut1和ut2可以包括串选择晶体管，并且下晶体管lt1和lt2可以包括接地选择晶体管。栅极下线ll1和ll2可以分别被构造为下晶体管lt1和lt2的栅电极。字线wl可以被构造为存储单元晶体管mct的栅电极，并且栅极上线ul1和ul2可以分别被构造为上晶体管ut1和ut2的栅电极。
115.在示例实施例中，下晶体管lt1和lt2可以包括彼此串联连接的下擦除控制晶体管lt1和接地选择晶体管lt2。上晶体管ut1和ut2可以包括彼此串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut1中的至少一者可以用于使用gidl现象擦除存储在存储单元晶体管mct中的数据的擦除操作。
116.公共源极线csl、第一栅极下线ll1和第二栅极下线ll2、字线wl以及第一栅极上线ul1和第二栅极上线ul2可以通过从第一结构1100f延伸到第二结构1100s的第一连接线1115电连接到译码器电路1110。位线bl可以通过从第一结构1100f延伸到第二结构1100s的第二连接线1125电连接到页面缓冲器1120。
117.在第一结构1100f中，译码器电路1110和页面缓冲器1120可以对多个存储单元晶体管mct之中的至少一个选择的存储单元晶体管执行控制操作。译码器电路1110和页面缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入和输出焊盘1101与控制器1200通信。输入和输出焊盘1101可以通过从第一结构1100f延伸到第二结构1100s的输入和输出连接互连件1135电连接到逻辑电路1130。
118.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。在示例实施例中，数据存储系统1000可以包括多个半导体器件1100，在这种情况下，控制器1200可以控制多个半导体器件1100。
119.处理器1210可以控制包括控制器1200的数据存储系统1000的总体操作。处理器1210可以根据预定固件而运行，并且可以通过控制nand控制器1220来访问半导体器件1100。nand控制器1220可以包括用于处理与半导体器件1100的通信的nand接口1221。通过nand接口1221，可以传输用于控制半导体器件1100的控制命令、要写入在半导体器件1100
的存储单元晶体管mct中的数据以及要从存储单元晶体管mct读取的数据。主机接口1230可以在数据存储系统1000和外部主机之间提供通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令控制半导体器件1100。
120.图17是示出了根据示例实施例的包括半导体器件的数据存储系统的透视图。
121.参照图17，示例实施例中的数据存储系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、一个或更多个半导体封装件2003以及dram 2004。半导体封装件2003和dram 2004可以通过形成在主基板2001上的互连图案2005连接到控制器2002。
122.主板或主基板2001可以包括连接器2006，连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数目和布置可以根据数据存储系统2000和外部主机之间的通信接口而改变。在示例实施例中，数据存储系统2000可以根据诸如通用串行总线(usb)、外围组件互连快速(pci-express)、串行高级技术附件(sata)、用于通用闪存(ufs)的m-phy等的接口之一与外部主机通信。在示例实施例中，数据存储系统2000可以通过经由连接器2006从外部主机供应的电力而运行。数据存储系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电源管理集成电路(pmic)。
123.控制器2002可以将数据写入半导体封装件2003或可以从半导体封装件2003读取数据，并且可以改善数据存储系统2000的运行速度。
124.dram 2004可以被实现为用于缓和作为数据存储空间的半导体封装件2003与外部主机之间的速度差的缓冲存储器。数据存储系统2000中包括的dram 2004也可以操作为高速缓冲存储器，并且可以提供用于在对半导体封装件2003的控制操作中临时存储数据的空间。当dram 2004被包括在数据存储系统2000中时，除了用于控制半导体封装件2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
125.半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b均可以被构造为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b均可以包括封装基板2100、位于封装基板2100上的半导体芯片2200、设置在每个半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400以及在封装基板2100上覆盖半导体芯片2200和连接结构2400或与半导体芯片2200和连接结构2400交叠的模制层2500。
126.封装基板2100可以被构造为包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图16中的输入和输出焊盘1101，并且可以包括图2中的导电焊盘270。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括在参照图1至图8的前述示例实施例中描述的半导体器件。
127.在示例实施例中，连接结构2400可以被构造为将输入/输出焊盘2210电连接到封装上焊盘2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。在示例实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以通过包括穿硅通路(tsv)的连接结构而不是接合线类型的连接结构2400彼此电连接。
128.在示例实施例中，控制器2002和半导体芯片2200可以被包括在单个封装件中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主基板2001分开的中介基板上，并且控制器2002可以通过形成在中介基板上的互连件连接到半导体芯片2200。
129.图18是示出了根据示例实施例的半导体封装件的截面图。图18示出了图17中的半导体封装件2003的示例实施例，以示出沿着线i-i'截取的图17中的半导体封装件2003。
130.参照图18，在半导体封装件2003中，封装基板2100可以被构造为印刷电路板。封装基板2100可以包括封装基板主体部分2120、设置在封装基板主体部分2120的上表面上的封装上焊盘2130(参见图17)、设置在封装基板主体部分2120的下表面上或通过封装基板主体部分2120的下表面暴露的下焊盘2125以及在封装基板主体部分2120中将封装上焊盘2130电连接到下焊盘2125的内部互连件2135。封装上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到如图17所示的数据存储系统2000的主基板2010的互连图案2005。
131.每个半导体芯片2200a可以包括半导体衬底4010以及依次堆叠在半导体衬底4010上的第一结构4100和第二结构4200。第一结构4100可以包括外围电路区域，外围电路区域包括外围互连件4110。第二结构4200可以包括公共源极线4205、位于公共源极线4205上的栅极堆叠结构4210、穿过栅极堆叠结构4210的沟道结构4220和分隔区域4230、电连接到存储沟道结构4220的位线4240以及电连接到栅极堆叠结构4210的字线wl(参见图16)的栅极接触插塞。如在参照图1至图8的前述示例实施例中描述的，在每个半导体芯片2200a中，接触插塞251'可以设置为直接接触与第二衬底201物理地间隔开的第二通路265。
132.每个半导体芯片2200a可以包括电连接到第一结构4100的外围互连件4110并延伸到第二结构4200中的贯通互连件。贯通互连件可以设置在栅极堆叠结构4210的外侧，并且可以进一步设置为穿过栅极堆叠结构4210。每个半导体芯片2200a还可以包括电连接到第一结构4100的外围互连件4110的输入/输出焊盘2210(参见图17)，并且输入/输出焊盘2210可以是包括导电焊盘270的区域。
133.根据前述示例实施例，通过将着陆通路设置为与输入/输出接触插塞直接接触，可以提供具有改善的可靠性和批量生产能力的半导体器件和包括该半导体器件的数据存储系统。
134.虽然上面已经示出并描述了示例实施例，但是对于本领域技术人员来说将明显的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和变化。