半导体器件的制作方法

半导体器件
1.相关申请的交叉引用
2.本技术要求2021年3月30日在韩国知识产权局提交的韩国专利申请no.10-2021-0040881的优先权，其全部公开内容通过引用并入本文以用于所有目的。
技术领域
3.本发明构思涉及半导体器件。


背景技术：

4.随着对半导体器件的高性能、高速度和/或多功能化的需求增加，半导体器件的集成度不断提高。在制造与半导体器件的高集成度的趋势相对应的、具有精细图案的半导体器件时，需要实现具有精细宽度或精细间隔距离的图案。此外，为了减少由于平面金属氧化物半导体fet的尺寸减小而引起的操作特性的限制，正在努力开发包括具有三维沟道的finfet的半导体器件。


技术实现要素：

5.一些示例实施例提供了具有改善的电气特性和可靠性特性的半导体器件。
6.根据一些示例实施例，一种半导体器件可以包括：第一有源区，在第一方向上延伸并且在第二方向上具有第一宽度。所述第二方向可以垂直于所述第一方向。所述半导体器件可以包括：第二有源区，在所述第一方向上延伸并且在所述第二方向上具有第二宽度。所述第二宽度可以大于所述第一宽度。所述半导体器件可以包括：连接区，连接到所述第一有源区和所述第二有源区两者。所述连接区可以在所述第二方向上具有第三宽度。所述第三宽度可以大于所述第一宽度并且小于所述第二宽度。所述半导体器件可以包括：第一栅结构，与所述第一有源区交叉并且在所述第二方向上延伸；第二栅结构，与所述第二有源区交叉并且在所述第二方向上延伸；以及虚设结构，与所述连接区的至少一部分交叉。所述虚设结构可以在所述第二方向上延伸。在所述第一方向上所述虚设结构可以在所述第一栅结构与所述第二栅结构之间。所述半导体器件可以包括：源/漏区，在所述第一有源区、所述第二有源区和所述连接区上。所述源/漏区可以在所述第一栅结构和所述第二栅结构中每一个的至少一侧并且在所述虚设结构的至少一侧。所述虚设结构可以包括：第一图案部，在所述第一方向上与所述第一栅结构的侧表面不直接接触并隔离开第一距离；以及第二图案部，在所述第一方向上与所述第一栅结构的所述侧表面不直接接触并隔离开第二距离，所述第二距离大于所述第一距离。
7.根据一些示例实施例，一种半导体器件可以包括：有源区，在衬底上在第一方向上延伸。所述有源区可以包括：第一有源区，在第二方向上具有第一宽度；第二有源区，在所述第二方向上具有第二宽度；以及连接区，在所述第一有源区与所述第二有源区之间。所述第二方向可以垂直于所述第一方向。所述第二宽度可以大于所述第一宽度。所述连接区可以具有：至少部分地由所述第一宽度与所述第二宽度之差限定的倾斜表面。所述半导体器件
可以包括：栅结构，与所述第一有源区交叉并且在所述第二方向上延伸；以及与所述连接区交叉的虚设结构。所述虚设结构可以在所述第二方向上延伸。所述虚设结构可以邻近所述栅结构。所述半导体器件可以包括在所述连接区上的第一源/漏区。所述第一源/漏区可以在所述栅结构的第一侧与所述虚设结构的第一侧之间。所述半导体器件可以包括在所述第一有源区上的第二源/漏区。所述第二源/漏区可以在所述栅结构的与所述第一侧相对的第二侧。所述第一源/漏区可以在所述第一方向上具有第一长度。所述第二源/漏区可以在所述第一方向上具有第二长度。所述第一长度可以小于所述第二长度。
8.根据一些示例实施例，一种半导体器件可以包括：有源区，在衬底上在第一方向上延伸。所述有源区可以包括：第一有源区，在第二方向上具有第一宽度；第二有源区，在所述第二方向上具有第二宽度；以及连接区，在所述第一有源区与所述第二有源区之间。所述第二方向可以垂直于所述第一方向。所述第二宽度可以大于所述第一宽度。所述连接区可以具有：至少部分地由所述第一宽度与所述第二宽度之差限定的倾斜表面。所述半导体器件可以包括：第一栅结构，与所述第一有源区交叉并且在所述第二方向上延伸；所述第一有源区上的多个第一沟道层；第二栅结构，与所述第二有源区交叉并且在所述第二方向上延伸；以及所述第二有源区上的多个第二沟道层。所述多个第一沟道层可以彼此竖直地间隔开。所述多个第一沟道层可以至少部分地被所述第一栅结构包围。所述多个第二沟道层可以彼此竖直地间隔开。所述多个第二沟道层可以至少部分地被所述第二栅结构包围。所述半导体器件可以包括与所述连接区交叉的虚设结构。所述虚设结构可以在所述第二方向上延伸。在所述第一方向上所述虚设结构可以在所述第一栅结构与所述第二栅结构之间。所述虚设结构可以包括：第一图案部，在所述第一方向上与所述第一栅结构的侧表面不直接接触并隔离开第一距离；以及第二图案部，在所述第一方向上与所述第一栅结构的所述侧表面不直接接触并隔离开第二距离。所述第二距离可以大于所述第一距离。
附图说明
9.通过结合附图的以下详细描述，将更清楚地理解本发明构思的上述和其他方面、特征和优点，其中：
10.图1a是示出根据一些示例实施例的半导体器件的平面图；
11.图1b和图1c是示出根据一些示例实施例的半导体器件的截面图；
12.图2是示出根据一些示例实施例的半导体器件的平面图；
13.图3a和图3b是示出根据一些示例实施例的半导体器件的平面图；
14.图3c是示出根据一些示例实施例的半导体器件的截面图；
15.图4a和图4b是示出根据一些示例实施例的半导体器件的平面图；
16.图4c是示出根据一些示例实施例的半导体器件的截面图；
17.图5、图6、图7、图8和图9是示出根据一些示例实施例的半导体器件的截面图；以及
18.图10a、图10b、图10c、图11a、图11b、图11c、图12、图13、图14a、图14b和图15是示出根据一些示例实施例的制造半导体器件的方法的工艺顺序的图。
具体实施方式
19.在下文中，将参考附图来详细描述一些示例实施例。
20.将理解，当提及诸如层、膜、区域或衬底之类的要素在另一要素“上”时，该要素可以直接在该另一要素上，或者也可以存在中间要素。相反，当提及要素“直接在另一要素上”时，不存在中间要素。还将理解，当提及一个要素在另一要素“上”时，该要素可以在该另一要素上方或下方或与之邻近(例如水平地邻近)。
21.将理解的是，要素和/或其性质(例如结构、表面、方向等)可以被称为相对于其他要素和/或其性质(例如结构、表面、方向等)“垂直”、“平行”、“共面”等，可以是分别相对于其他要素和/或其性质“垂直”、“平行”、“共面”等，或者可以是“基本垂直”、“基本平行”、“基本共面”。
22.要素和/或其性质(例如结构、表面、方向等)相对于其他要素和/或其性质“基本垂直”将被理解为，在制造公差和/或材料公差之内相对于其他要素和/或其性质“垂直”，和/或与相对于其他要素和/或其性质的“垂直”在量值和/或角度上具有等于或小于10％的偏差(例如
±
10％的公差)等。
23.要素和/或其性质(例如结构、表面、方向等)相对于其他要素和/或其性质“基本平行”将被理解为，在制造公差和/或材料公差之内相对于其他要素和/或其性质“平行”，和/或与相对于其他要素和/或其性质的“平行”在量值和/或角度上具有等于或小于10％的偏差(例如
±
10％的公差)等。
24.要素和/或其性质(例如结构、表面、方向等)相对于其他要素和/或其性质“基本共面”将被理解为，在制造公差和/或材料公差之内相对于其他要素和/或其性质“共面”，和/或与相对于其他要素和/或其性质的“共面”在量值和/或角度上具有等于或小于10％的偏差(例如
±
10％的公差)等。
25.将理解的是，要素和/或其性质可以在本文中被描述为与其他要素“相同”或“相等”，并且还将理解的是，要素和/或其性质在本文中被描述为与其他要素“等同”、“相同”或“相等”，可以与其他要素和/或其性质“等同”、“相同”或“相等”、或者“基本等同”、“基本相同”或“基本相等”。要素和/或其性质与其他要素和/或其性质“基本等同”、“基本相同”或“基本相等”将被理解为，包括，在制造公差和/或材料公差之内与其他要素和/或其性质等同、相同或相等的要素和/或其性质。要素和/或其性质与其他要素和/或其性质等同或基本等同和/或相同或基本相同可以是，结构上相同或基本相同、功能上相同或基本相同、和/或成分上相同或基本相同。
26.将理解的是，本文被描述为“基本”相同和/或等同的要素和/或其性质包括具有等于或小于10％的量值上的相对差异的要素和/或其性质。此外，无论要素和/或其性质是否被“基本”修饰，都将理解的是，这些要素和/或其性质应该被考虑为包括所述要素和/或其性质附近的制造或操作公差(例如
±
10％)。
27.当在本说明书中结合数值使用术语“约”或“基本”时，其意指相关联的数值包括所述数值附近的
±
10％的公差。当指定范围时，所述范围包括其间例如0.1％的增量的所有值。
28.图1a是示出根据一些示例实施例的半导体器件的平面图。
29.图1b和图1c是示出根据一些示例实施例的半导体器件的截面图。图1b示出沿图1a所示的线i-i’截取的图1a的半导体器件的截面。图1c示出沿图1a所示的线ii-ii’和线iii-iii’截取的图1a的半导体器件的截面。为了便于描述，图1a中仅示出了半导体器件的主要
组件。
30.参考图1a至图1c，半导体器件100a可以包括：衬底101、衬底101上的有源区105和沟道层140、有源区105上的源/漏区150、以及与有源区105交叉的栅结构160和虚设结构170。半导体器件100a还可以包括：器件隔离层110、内间隔物层130、接触结构180和层间绝缘层190。
31.在半导体器件100a中，有源区105可以具有鳍结构，并且栅结构160的栅电极165可以设置在有源区105与沟道层140之间、沟道层140之间和沟道层140的上部上。因此，半导体器件100a可以包括：多桥沟道fet(mbcfet
tm
)，包括沟道层140、源/漏区150和栅电极165。
32.然而，本发明构思不限于此，例如，可以设置作为晶体管的finfet，其中有源区105可以具有鳍结构，并且晶体管的沟道区在与栅电极165交叉的有源区105中形成。本发明构思还可以提供例如竖直场效应晶体管(fet)，在其中设置垂直于衬底101的上表面延伸的有源区105和包围有源区105的侧表面的栅结构160。
33.衬底101可以包括半导体材料，例如iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体。例如，iv族半导体可以包括硅(si)、锗(ge)或硅锗(sige)。衬底101可以以体晶片、外延层、绝缘体上硅(soi)层、绝缘体上半导体(seoi)层等形式提供。
34.有源区105由器件隔离层110在衬底101中限定，并且可以设置为在第一方向(例如，x方向)上延伸。有源区105可以具有从衬底101突出的结构。有源区105的上端可以设置为从器件隔离层110的上表面突出特定的(或备选地，预定的)距离。有源区105可以形成为衬底101的一部分，或者可以包括从衬底101生长的外延层。仅在栅结构160的两侧，衬底101上的有源区105可以部分地凹陷，并且源/漏区150可以设置在凹陷的有源区105上。因此，如图1b所示，沟道层140和栅结构160下方的有源区105可以具有相对较高的高度。在一些实施例中，有源区105可以包括杂质，并且有源区105的至少一些部分可以包括不同导电类型的杂质，但是不限于此。有源区105可以设置为在第二方向(例如，y方向)上彼此间隔开的多个有源区105。
35.有源区105可以包括：第一有源区105n，在x方向(在本文也称为第一方向)上延伸并且在y方向(在本文也称为垂直于第一方向的第二方向)上具有第一宽度w1；第二有源区105w，在x方向上延伸并且在y方向上具有大于(例如，在幅度上大于)第一宽度w1的第二宽度w2(例如，在y方向上的第二宽度w2可以在幅度上大于在y方向上的第一宽度w1)；以及连接区105t，在y方向上具有大于(例如，宽于)第一宽度w1并且小于(例如，窄于)第二宽度w2的第三宽度w3(例如，在y方向上的第三宽度w3可以在幅度上大于在y方向上的第一宽度w1并且在幅度上小于在y方向上的第二宽度w2)。所述x方向和所述y方向可以彼此垂直。连接区105t可以是将在y方向上具有不同宽度的第一有源区105n和第二有源区105w彼此连接(例如，连接到两者)的区域。第一有源区105n、第二有源区105w和连接区105t可以一体地形成，以形成连续的结构。
36.如图1a所示，连接区105t可以通过在y方向上宽度可变的部分来设置渐缩或倾斜的侧表面tp。重申并且至少如图1a所示，连接区105t可以包括在y方向上的宽度沿x方向变化的部分，并且基于连接区的该部分的在y方向上的宽度的沿x方向的变化，连接区105t的该部分可以至少部分地限定这样渐缩或倾斜的侧表面tp。例如，连接区105t可以具有：由于第一宽度w1与第二宽度w2之差导致的(例如，至少部分地限定的)倾斜表面tp。连接区105t
在y方向上的宽度可以从第二有源区105w朝着第一有源区105n连续地减小。在每个连接区105t的至少一侧，可以沿直线设置第一有源区105n和第二有源区105w，但是配置不限于此。
37.半导体器件100a可以通过具有不同宽度的第一有源区105n和第二有源区105w来提供具有不同特性的晶体管。例如，第一有源区105n可以构成在窄鳍区ns中具有窄沟道宽度的第一晶体管，并且第二有源区105w可以构成在宽鳍区ws中具有宽沟道宽度的第二晶体管。连接区105t可以设置在过渡区ts中，过渡区ts是一个有源区105中的鳍的宽度发生改变的区。
38.器件隔离层110可以在衬底101中限定有源区105。器件隔离层110可以由例如浅沟槽隔离(sti)工艺形成。器件隔离层110可以显露有源区105的上侧壁。器件隔离层110可以在y方向上延伸，并且可以覆盖第一有源区105n、第二有源区105w和连接区105t中每一个的侧表面(例如，每个侧表面)的下部。在一些实施例中，器件隔离层110可以包括：设置在有源区105之间并且相对较深地延伸进衬底101的下部的区。器件隔离层110可以具有：弯折的上表面，随着接近有源区105而具有较高的高度；但是器件隔离层110的上表面的形状不限于此。器件隔离层110可以由绝缘材料形成。器件隔离层110可以由例如氧化物、氮化物或其组合形成。
39.沟道层140可以包括：两个或更多个层，设置在有源区105上，以在垂直于有源区105的上表面的方向上(例如，在z方向上)彼此间隔开。多个层在附图中被配置为三层，但是不限于此，并且可以配置为例如四层。沟道层140可以与有源区105的上表面间隔开，同时连接到源/漏区150。沟道层140可以在y方向上具有与有源区105的宽度相同或类似的宽度，并且可以在x方向上具有与栅结构160的宽度相同或类似的宽度。沟道层140可以由半导体材料形成，并且可以包括例如硅(si)、硅锗(sige)和锗(ge)中的至少一种。沟道层140可以由例如与衬底101相同的材料形成。虚设沟道层140d可以设置为接触虚设结构170的绝缘隔离图案178的外周，但是配置不限于此。
40.沟道层140可以包括第一有源区ns上的第一沟道层140n和第二有源区ws上的第二沟道层140w。如图1a-图1c所示，第一沟道层140n可以在第一有源区105n上，可以在z方向上彼此竖直地间隔开(例如，在z方向上彼此至少部分地重叠，同时在z方向上彼此不直接接触)，并且可以至少部分地被第一栅结构160a包围。如图1a-图1c进一步所示，第二沟道层140w可以在第二有源区105w上，可以在z方向上彼此竖直地间隔开(例如，在z方向上彼此至少部分地重叠，同时在z方向上彼此不直接接触)，并且可以至少部分地被第二栅结构160b包围。第一沟道层140n可以在y方向上具有：等于或类似于第一有源区ns在y方向上的第一宽度w1的第一宽度nw1。第二沟道层140w可以在y方向上具有：等于或类似于第二有源区ws的第二宽度w2的第二宽度ww2。第一沟道层140n的第一宽度nw1可以小于第二沟道层140w的第二宽度ww2。
41.半导体器件100a可以通过具有不同宽度的第一沟道层140n和第二沟道层140w来提供具有不同特性的晶体管。例如，第一沟道层140n可以构成在窄鳍区ns中具有窄沟道宽度nw1的第一晶体管，并且第二沟道层140w可以构成在宽鳍区ws中具有宽沟道宽度ww2的第二晶体管。
42.栅结构160在有源区105和沟道层140上与有源区105和沟道层140交叉，以在第二方向(例如，y方向)上延伸。晶体管的沟道区可以在与栅结构160交叉的有源区105和沟道层
140中形成。如图1b所示，栅结构160可以包括：栅电极165；栅电极165与沟道层140之间的栅介电层163；栅电极165的侧表面上的栅间隔物层164；以及栅电极165的上表面上的栅封盖层166。
43.栅介电层163可以设置在有源区105与栅电极165之间以及在沟道层140与栅电极165之间，并且可以设置为覆盖栅电极165的表面的至少一部分。例如，栅介电层163可以设置为包围栅电极165的除其上表面以外的其他所有表面。栅介电层163可以在栅电极165与栅间隔物层164之间延伸，但是配置不限于此。栅介电层163可以包括氧化物、氮化物或高k材料。高k材料可以指介电常数比氧化硅(sio2)的介电常数高的介电材料。高介电常数材料例如是氧化铝(al2o3)、氧化钽(ta2o3)、氧化钛(tio2)、氧化钇(y2o3)、氧化锆(zro2)、锆硅氧化物(zrsi
x
oy)、氧化铪(hfo2)、铪硅氧化物(hfsi
x
oy)、氧化镧(la2o3)、氧化镧铝(laal
x
oy)、氧化镧铪(lahf
x
oy)、氧化铪铝(hfal
x
oy)和氧化镨(pr2o3)。
44.栅电极165可以设置在有源区105上，以填充沟道层140之间的空间并从沟道层140向上延伸。栅电极165可以关于y方向上的中心线(例如，栅电极165的中心线)对称。栅电极165可以通过栅介电层163与沟道层140间隔开。栅电极165可以包括导电材料，例如金属氮化物，如氮化钛(tin)、氮化钽(tan)或氮化钨(wn)，和/或金属材料，如铝(a1)、钨(w)或钼(mo)，或半导体材料，如掺杂的多晶硅。栅电极165可以由两个或更多个多层结构形成。
45.栅间隔物层164均可以覆盖栅电极165的至少一个侧表面。栅间隔物层164可以设置在栅电极165的两个侧表面上，并且可以在垂直于衬底101的上表面的z方向上延伸。在一些示例实施例中，栅间隔物层164可以包括如下部分：该部分具有弯折的外表面，使得每个栅间隔物层164的上部宽度小于下部宽度。栅间隔物层164可以使源/漏区150与栅电极165绝缘。根据一些示例实施例，栅间隔物层164可以具有多层结构。栅间隔物层164可以由氧化物、氮化物或氮氧化物形成，并且具体地，由低k膜形成。
46.栅封盖层166可以设置在栅电极165(例如，栅电极165上表面)上。栅封盖层166可以设置为沿栅电极165的上表面在第二方向(例如，y方向)上延伸。栅封盖层166的侧表面可以被栅间隔物层164包围。栅封盖层166的上表面可以与栅间隔物层164的上表面基本共面，但是配置不限于此。栅封盖层166可以由氧化物、氮化物和氮氧化物形成，并且可以具体包括sio、sin、sicn、sioc、sion和siocn中的至少一种。
47.栅结构160可以包括：第一栅结构160a，在y方向上延伸，同时与第一有源区105n交叉；以及第二栅结构160b，在y方向上延伸，同时与第二有源区105w交叉。因此，半导体器件100a可以包括与第一有源区105n交叉并且在y方向上延伸的第一栅结构160a，并且半导体器件100a可以包括与第二有源区105w交叉并且在y方向上延伸的第二栅结构160b。第一栅结构160a在x方向上以第一栅间隔距离gd1彼此间隔开，并且第二栅结构160b在x方向上以第二栅间隔距离gd2彼此间隔开。第一栅间隔距离gd1和第二栅间隔距离gd2可以基本相同。在本说明书中，“基本相同”表示相同或者存在制造工艺中出现的偏差的范围中的差异的情况，并且即使省略表述“基本”也可以表示相同的含义。如图1c所示，第一沟道层140n之间的第一栅结构160a的栅电极165在y方向上延伸的长度可以小于第二沟道层140w之间的第二栅结构160b的栅电极165在y方向上延伸的长度。第一栅结构160a和第二栅结构160b中的每一个可以具有对称形状，因此可以关于第一栅结构160a和第二栅结构160b中的每一个在y方向上的中心线对称。
48.源/漏区150可以设置在沟道层140的两侧的有源区105上。源/漏区150可以用作晶体管的源区或漏区。源/漏区150可以设置为在每个沟道层140的侧表面上和在源/漏区150的下端上覆盖有源区105的上表面。可以通过使有源区105的上部部分地凹陷来设置源/漏区150，但是在一些示例实施例中，凹陷的存在或不存在以及凹陷的深度可以不同地改变。在一些示例实施例中，源/漏区150可以在y方向上相邻的有源区105之间具有互连合并的形状，但是其形状不限于此。
49.源/漏区150可以是包括硅(si)的半导体层，并且可以由外延层形成。源/漏区150可以包括不同类型和/或不同浓度的杂质。例如，源/漏区150可以包括n型掺杂的硅(si)或p型掺杂的硅锗(sige)。在一些示例实施例中，源/漏区150可以包括多个区域，这多个区域包括不同的元素浓度和/或不同的掺杂元素。
50.源/漏区150可以在第一有源区105n、第二有源区105w和连接区105t上，并且可以在第一栅结构160a和第二栅结构160b中每一个的至少一侧以及在虚设结构170的至少一侧。源/漏区150可以包括：第一源/漏区150t，设置在过渡区ts中的连接区105t上；第二源/漏区150n，设置在窄鳍区ns中的第一有源区105n上；以及第三源/漏区150w，设置在宽鳍区ws中的第二有源区105w上。第一源/漏区150t可以设置在彼此面对的第一栅结构160a的第一侧与虚设结构170的第一侧之间。第二源/漏区150n可以设置在第一栅结构160a的第二侧。第一栅结构160a的第一侧和第二侧可以在x方向上彼此相对。第三源/漏区150w可以设置在彼此面对的虚设结构170的第二侧与第二栅结构160b的第一侧之间。第二源/漏区150n可以设置在第一栅结构160a之间，并且第三源/漏区150w可以设置在第二栅结构160b之间。
51.第一源/漏区150t和第二源/漏区150n可以在x方向上相对于两者之间的第一栅结构160a设置在两侧。第一源/漏区150t和第二源/漏区150n可以形成非对称结构。在第一源/漏区150t接触虚设结构170的部分处第一源/漏区150t在y方向上的宽度w1a(其可以是第一源/漏区150t在y方向上的最大宽度)可以大于在第二源/漏区150n接触第一栅结构160a的部分处第二源/漏区150n在y方向上的宽度w2a，并且可以大于第二源/漏区150n在y方向上的最大宽度。第一源/漏区150t可以在x方向上具有第一长度l1。第二源/漏区150n可以在x方向上具有第二长度l2。第一长度l1可以小于第二长度l2。
52.第一源/漏区150t可以具有非对称形状。例如，第一源/漏区150t可以关于中心线非对称，所述中心线可以是在第一源/漏区150t的在x方向上彼此相对的两端(例如，相对端)之间在y方向上延伸的线。在第一源/漏区150t邻近虚设结构170的部分上第一源/漏区150t在y方向上的宽度w1a可以大于在其邻近第一栅结构160a的部分上在y方向上的宽度w1b。
53.在不存在第一图案部171时，因为连接区105t的宽度在过渡区ts中改变，所以第一栅结构160a的两侧的源/漏区150t和源/漏区150n可以具有不同的尺寸(例如，体积)。在这种情况下，由于源/漏区150t与源/漏区150n之间的尺寸差异所导致的应力，器件的性能发生改变。根据一些示例实施例，通过虚设结构170的第一图案部171，第一源/漏区150t在x方向上的长度可以是比l2小的l1。因此，第一源/漏区150t的体积可以与第二源/漏区150n的体积类似或基本相同。因此，由于源/漏区150t与源/漏区150n之间的尺寸差异所导致的应力可以减小或显著变小，所以可以提供具有改善的电气特性和可靠性的半导体器件100a。
54.虚设结构170可以设置为与连接区105t的至少一部分交叉并且在y方向上延伸。虚
设结构170可以设置为邻近第一栅结构160a和第二栅结构160b并且在两者之间(例如，虚设结构170可以在x方向上在第一栅结构160a与第二栅结构160b之间)。
55.虚设结构170可以形成为具有与栅结构160的形状不同的形状。至少如图1a所示，虚设结构170可以关于虚设结构170在y方向上延伸的中心线非对称。虚设结构170可以包括：第一图案部171，在x方向上与第一栅结构160a的侧表面或第一侧间隔开第一距离d1(例如，不与其直接接触)；以及第二图案部172，在x方向上与第一栅结构160a的侧表面或第一侧间隔开大于(例如，在幅度上大于)第一距离d1的第二距离d2。第二图案部172可以在y方向上设置在第一图案部171的两侧。第一图案部171可以与有源区105交叉，并且第二图案部172可以设置在器件隔离层110上。第一图案部171可以设置为与有源区105的倾斜表面tp(例如，倾斜的侧表面)至少部分地重叠(例如，在z方向上与连接区的倾斜的侧表面至少部分地重叠)。
56.第一图案部171的一侧可以比第二图案部172的一侧在x方向上朝着第一栅结构160a更加突出。重申，第一图案部171可以比第二图案部172在x方向上朝着第一栅结构160a更加突出。再次重申，第一图案部171可以在x方向上比第二图案部172更靠近(例如，接近)第一栅结构160a。第一图案部171和第二图案部172可以在x方向上具有彼此不同的宽度。第一图案部171在x方向上具有第一最大宽度mw1，第二图案部172在x方向上具有第二最大宽度mw2，并且第一最大宽度mw1可以大于(例如，在幅度上大于)第二最大宽度mw2。第一图案部171在x方向上的第一最大宽度mw1可以大于第一栅结构160a在x方向上的最大宽度以及第二栅结构160b在x方向上的最大宽度(例如，可以大于第一栅结构160a在x方向上的最大宽度和第二栅结构160b在x方向上的最大宽度两者)。虚设结构170可以包括：由于(例如，基于)x方向上第一最大宽度mw1和第二最大宽度mw2之间的宽度差而导致的弯折部。
57.虚设结构170的第一侧可以包括：与第一源/漏区150t的接触的第一表面s1；从第一表面s1弯折的第二表面s2(例如，相对于第一表面s1以一角度延伸)；以及从第二表面s2弯折并在y方向上延伸的第三表面s3。第一表面s1可以是第一图案部171面对第一栅结构160a的第一侧的侧表面，并且第三表面s3可以是第二图案部172面对第一栅结构160a的第一侧的侧表面。第一栅结构160a可以包括：在x方向上与第一图案部171重叠的第一部分；以及在x方向上与第二图案部172重叠的第二部分。所述第一部分的侧表面和所述第二部分的侧表面可以在第一栅结构160a的第一侧对准。例如，所述第一部分的侧表面和所述第二部分的侧表面可以彼此平行并与第一栅结构160a的第一侧平行地延伸。例如，所述第一部分的侧表面和所述第二部分的侧表面可以设置在沿y方向的直线上，或者可以沿y方向上的直线延伸。第一表面s1与第一栅结构160a的第一部分(其可以是第一栅结构160a的第一侧的一部分)的侧表面在x方向上的第一距离d1可以小于第三表面s3与第一栅结构160a的第二部分(其可以是第一栅结构160a的第一侧的一部分)的侧表面在x方向上的第二距离d2。虚设结构170的第二侧与第二栅结构160b可以在x方向上彼此间隔开第三距离d3。在一些示例实施例中，第三距离d3可以基本等于第二距离d2并且可以大于第一距离d1。第二距离d2、第三距离d3、第一栅间隔距离gd1和第二栅间隔距离gd2可以都基本相同。
58.在一些示例实施例中，虚设结构170可以形成为在平面图中具有各种形状。其他邻近的结构可以形成为以恒定间距具有相同形状，并且虚设结构170可以形成为具有与之不同的形状。
59.如图1b所示，虚设结构170可以包括绝缘隔离图案178以及覆盖绝缘隔离图案178的至少一侧的间隔物图案174。备选地，虚设结构170可以由以下图5所示的其他组件形成。图1a至图1c示出了虚设结构170的绝缘隔离图案178穿透有源区105的至少一部分并且将相邻的源/漏区150t和源/漏区150w分离的示例。可以将晶体管分离到绝缘隔离图案178的左边和右边。间隔物图案174可以弯折，以形成虚设结构170的第一表面至第三表面s1、s2和s3。绝缘隔离图案178可以具有倾斜的侧表面，其下部宽度比上部宽度窄。至少如图1b所示，绝缘隔离图案178的下端可以位于比有源区105的上端低的高度上，因此可以在比第一有源区105n和第二有源区105w以及连接区105t中每一个的上端低的高度上。至少如图1b所示，绝缘隔离图案178的下端可以设置在(例如，可以处于)比源/漏区150的下端低的高度处。绝缘隔离图案178的下端可以位于(例如，可以处于)与器件隔离层110的下端的高度不同的(例如，与其相区别的)高度处。绝缘隔离图案178可以包括例如sio、sin、sicn、sioc、sion和siocn中的至少一种。间隔物图案174可以由与栅间隔物层164相同的材料形成。
60.如本文所述，要素的“高度”可以指要素与衬底101在z方向上的距离。例如，在不同高度的要素在z方向上与衬底101相距不同的距离，比一个要素在更高或更低高度处的另一要素可以是相对于该一个要素在z方向上离衬底101更远或更近等。
61.内间隔物层130可以在沟道层140之间与栅电极165平行地设置。内间隔物层130可以分别具有与每个沟道层140的外表面基本共面的外表面。在沟道层140下方，栅电极165可以通过内间隔物层130与源/漏区150间隔开。内间隔物层130可以具有如下形状：面向栅电极165的侧表面朝着栅电极165向内凸圆；但是其形状不限于此。内间隔物层130可以由氧化物、氮化物和氮氧化物形成，但是具体地，由低k膜形成。根据一些示例实施例，可以省略内间隔物层130，在这种情况下，源/漏区150可以在沟道层140之间与栅介电层163的侧表面直接接触。
62.接触结构180可以在栅结构160之间以及在栅结构160与虚设结构170之间在竖直方向上(例如，在z方向上)穿透层间绝缘层190。接触结构180可以连接到源/漏区150。接触结构180可以对源/漏区150施加电信号。接触结构180可以设置在源/漏区150上。接触结构180可以具有倾斜的侧表面，其中根据长宽比，下部的宽度比上部的宽度窄，但是配置不限于此。接触结构180可以包括金属半导体化合物层181以及金属半导体化合物层181上的接触塞185。
63.金属半导体化合物层181可以包括例如金属硅化物、金属锗化物或金属硅化物-锗化物。在金属半导体化合物层181中，金属可以是钛(ti)、镍(ni)、钽(ta)、钴(co)或钨(w)，并且半导体可以是硅(si)、锗(ge)或硅锗(sige)。例如，金属半导体化合物层181可以包括：硅化钴(cosi)、硅化钛(tisi)、硅化物镍(nisi)和硅化钨(wsi)中的至少一种。
64.接触塞185可以包括阻挡层185a和插塞层185b。阻挡层185a可以包围插塞层185b的下表面和侧表面。阻挡层185a可以包括金属氮化物，例如氮化钛(tin)、氮化钽(tan)和氮化钨(wn)中的至少一种。插塞层185b可以包括金属材料，例如铝(a1)、铜(cu)、钨(w)、钴(co)、钌(ru)或钼(mo)中的至少一种。在一些示例实施例中，可以省略阻挡层185a。
65.层间绝缘层190可以设置为覆盖源/漏区150的上表面和栅结构160。层间绝缘层190可以设置为覆盖器件隔离层110的未被栅结构160覆盖的部分区域的上表面。层间绝缘层190可以包括例如氧化物、氮化物和氮氧化物中的至少一种，并且可以包括低k材料。
66.图2是示出根据一些示例实施例的半导体器件的平面图。
67.参考图2，在半导体器件100aa中，虚设结构170的第一图案部171a可以具有朝着第一栅结构160a凸起的侧表面。例如，作为第一图案部171a的侧表面的第一表面s1a可以从作为第二图案部172的侧表面的第三表面s3凸起地突出。第一图案部171a的中部可以在x方向上具有比第二图案部172的第二最大宽度mw2大的第一最大宽度mw1。第一图案部171a的边缘部在x方向上的宽度可以从中部朝着第二图案部172逐渐减小。边缘部可以在y方向上设置在中部的两侧，并且可以连接到第二图案部172。半导体器件100aa的截面的结构可以与图1b和图1c的那些相同或类似。
68.图3a和图3b是示出根据一些示例实施例的半导体器件的平面图。
69.图3c是示出根据一些示例实施例的半导体器件的截面图。图3c可以与沿图3a所示的线i-i’截取的图3a的半导体器件的截面相对应，或者可以与沿图3b所示的线i-i’截取的图3b的半导体器件的截面相对应。
70.参考图3a和图3c，在半导体器件100b中，虚设结构170的第一图案部171b可以包括突出部和凹陷部。突出部可以从第二图案部172的一侧s3朝着第一栅结构160a突出。凹陷部可以从第二图案部172的另一侧延伸并且朝着第一栅结构160a凹入地凹陷。第一图案部171b可以具有：第一区，具有基本等于第二图案部172的第二最大宽度mw2的宽度mw1a；以及第二区，具有大于第二最大宽度mw2的第一最大宽度mw1b。
71.虚设结构170的面对第一栅结构160a的第一侧可以具有：具有参考图1a至图1c描述的第一表面至第三表面s1、s2和s3的结构。虚设结构170的面对第二栅结构160b的第二侧可以具有第四表面至第六表面s4、s5和s6。第四表面s4与第一表面s1相对，第五表面s5从第四表面s4弯折，并且第六表面s6可以从第五表面s5弯折并且在y方向上延伸，以连接到第二图案部172的另一侧表面。第四表面s4在y方向上的长度可以小于第一表面s1在y方向上的长度。第四表面s4与第二栅结构160b之间在x方向上的第四距离d4可以大于第六表面s6与第二栅结构160b之间在x方向上的第三距离d3。
72.与一些示例实施例(例如图1a-图1c和/或图2所示的示例实施例)的情况不同，第三源/漏区150wb可以在x方向上具有较长的长度。例如，第三源/漏区150wb可以在x方向上具有比第二源/漏区150n的第二长度l2大的第三长度l3。第三长度l3可以大于第一源/漏区150t的第一长度l1。
73.参考图3b和图3c，在半导体器件100bb中，虚设结构170的第一图案部171bb具有与图3a的第一图案部171b的结构类似的结构，但是可以从第二图案部172成钝角弯折。例如，第二表面s2b可以与第一表面s1和第三表面s3形成钝角，并且可以从第一表面s1和第三表面s3弯折。第五表面s5b也可以与第四表面s4和第六表面s6形成钝角，并且可以从第四表面s4和第六表面s6弯折。
74.图4a和图4b是示出根据一些示例实施例的半导体器件的平面图。
75.图4c是示出根据一些示例实施例的半导体器件的截面图。图4c可以与沿图4a所示的线i-i’截取的图4a的半导体器件的截面相对应，或者可以与沿图4b所示的线i-i’截取的图4b的半导体器件的截面相对应。
76.参考图4a和图4c，在半导体器件100c中，虚设结构170的第一图案部171c的在x方向上彼此相对的两个侧表面，可以比第二图案部172的在x方向上彼此相对的两个侧表面更
突出。例如，虚设结构170的第一表面s1可以比第三表面s3朝着第一栅结构160a突出得更远，并且第四表面s4c可以比第六表面s6朝着第二栅结构160b突出得更远。虚设结构170还可以被理解为包括：在x方向上分别从其两侧突出的突出部。第一图案部171c可以具有比第二图案部172的第二最大宽度mw2大的第一最大宽度mw1c。
77.虚设结构170的面对第一栅结构160a的第一侧可以具有：具有参考图1a至图1c描述的第一表面至第三表面s1、s2和s3的结构。虚设结构170的面对第二栅结构160b的第二侧可以具有：第四表面至第六表面s4c、s5c和s6。与包括图3a所示的示例实施例的一些示例实施例不同，第四表面s4c可以从作为第二图案部172的另一侧的第六表面s6朝着第二栅结构160b突出，并且第五表面s5c可以从第四表面s4c弯折。第四表面s4c与第二栅结构160b之间在x方向上的第五距离d5可以小于第六表面s6与第二栅结构160b之间在x方向上的第三距离d3。
78.与一些示例实施例(例如图1a-图1c、图2和/或图3a-图3c所示的示例实施例)的情况不同，第三源/漏区150wc可以在x方向上具有相对较短的长度。例如，第三源/漏区150wc可以在x方向上具有比第二源/漏区150n的第二长度l2小的第四长度l4。第四长度l4可以与第一源/漏区150t的第一长度l1基本相同，但是不限于此。
79.参考图4b和图4c，在半导体器件100cc中，第一图案部171cc的在x方向上彼此相对的两个侧表面可以分别朝着第一栅结构160a和第二栅结构160b凸出。例如，相比于作为第二图案部172的侧表面的第三表面s3和第六表面s6，第一图案部171cc的第一表面s1a和第四表面s4cc可以更加凸起地突出。第一图案部171cc的中部可以在x方向上具有比第二图案部172的第二最大宽度mw2大的第一最大宽度mw1c。第一图案部171cc的边缘部在x方向上的宽度可以从中部朝着第二图案部172逐渐减小。边缘部可以在y方向上设置在中部的两侧，并且可以连接到第二图案部172。
80.图5是示出根据一些示例实施例的半导体器件的平面图。
81.参考图5，在半导体器件100d中，虚设结构170的第一图案部171d可以具有比第二图案部172的第二最大宽度mw2小的第一最大宽度mw1d。虚设结构170可以具有哑铃形状，在平面图中其中部的宽度小于边缘部的宽度。虚设结构170的面对第一栅结构160a的第一侧可以具有第一表面至第三表面s1d、s2d和s3，并且虚设结构170的面对第二栅结构160b的第二侧可以具有第四表面至第六表面s4d、s5d和s6。与一些示例实施例(例如图1a-图1c、图2、图3a-图3c和/或图4所示的示例实施例)的情况不同，第一表面s1d可以在远离第一栅结构160a的方向上比第三表面s3凹陷得更远，并且第四表面s4d可以在远离第二栅结构160b的方向上比第六表面s6凹陷得更远。第一表面s1d和第三表面s3可以连接，同时具有弯折，并且第四表面s4d和第六表面s6可以连接，同时具有弯折。第四表面s4d与第二栅结构160b之间的第六距离d6可以大于第六表面s6与第二栅结构160b之间的第三距离d3。
82.在一些示例实施例中，虚设结构170的部分(例如第一图案部171d的形状)可以修改，以减小或显著减小设置在第二栅结构160b的两侧的第三源/漏区150w1和第四源/漏区150w2之间的体积差。例如，因为第三源/漏区150w1在x方向上的长度l5形成为大于第四源/漏区150w2在x方向上的长度l6，所以第三源/漏区150w1的体积可以与第四源/漏区150w2的体积类似或基本相同。
83.图6是示出根据一些示例实施例的半导体器件的平面图。
84.参考图6，在半导体器件100e中，有源区105的连接区105te可以在过渡区ts’中通过其在y方向上的宽度改变的部分来设置(例如，可以包括和/或可以至少部分地限定)渐缩或倾斜的侧表面tp1和tp2。例如，连接区105te可以具有：从第一有源区105n的一侧连接到第二有源区105w的一侧的第一倾斜表面tp1；以及从第一有源区105n的另一侧连接到第二有源区105w的另一侧的第二倾斜表面tp2。虚设结构170可以具有与图1a中相同的形状，并且可以具有第一图案部171e和第二图案部172，并且每个源/漏区150可以具有关于在x方向上的中心线对称的形状。图6的有源区105的结构同样可以应用于本说明书的其他实施例。
85.图7是示出根据一些示例实施例的半导体器件的截面图。图7示出与沿图1a的线i-i’截取的截面相对应的区域。
86.参考图7，在半导体器件100f中，虚设结构170’可以包括虚设栅介电层173、虚设栅电极175、虚设栅封盖层176和间隔物图案174。可从第一图案部171’的切面看到虚设结构170’的组件。虽然未示出，但是在第二图案部172中这些组件也可以是可见的。虚设结构170’可以具有与栅结构160的结构类似的结构，并且虚设栅电极175和虚设栅介电层173可以设置为包围虚设沟道层140d的至少一部分。例如，间隔物图案174可以覆盖虚设栅电极175的至少一个侧表面，并且虚设栅封盖层176可以覆盖虚设栅电极175的上表面。因为间隔物图案174形成虚设结构170’的外侧壁并且共形地设置，所以虚设栅电极175可以在平面中具有其中至少一个区弯折的形状。重申，虚设栅电极的至少一部分可以包括弯折部。虚设栅电极175可以包括与栅电极165相同的导电材料。
87.在半导体器件中，虚设结构170’的虚设栅电极175可以不执行实际功能。虚设结构170’可以将源/漏区150t与源/漏区150w电隔离。虚设结构170’的晶体管由此可以与其左边和右边电分离。虚设栅电极175可以处于浮置状态。可以对虚设栅电极175施加与对栅电极165施加的电压不同的特定电压。先前实施例的在平面中具有各种图案形状的虚设结构可以由与图7的虚设结构170’的组件相同的组件形成。
88.图8是示出根据一些示例实施例的半导体器件的截面图。图8示出与沿图1a的线i-i’截取的截面相对应的区域。
89.参考图8，在半导体器件100g中，栅结构160的栅电极165可以包括finfet，finfet包围有源区105的三个表面，例如有源区105的上表面及其在y方向上的侧表面。与包括图1a至图1c所示的示例实施例的一些示例实施例中不同，半导体器件100g可以不包括多个沟道层，并且可以具有如下结构：晶体管的沟道区在与栅电极165交叉的有源区105中形成。有源区105的连接区105t设置有倾斜表面tp，并且虚设结构170的图案以及第一源/漏区150t和第二源/漏区150n的结构可以与图1a至图1c的描述相同。
90.图9是示出根据一些示例实施例的半导体器件的截面图。图9示出与沿图1a的线ii-ii’和线iii-iii’截取的截面相对应的区域。
91.参考图9，在半导体器件100h中，第一有源区105na和第一沟道层140na以及第二有源区105wa和第二沟道层140wa的相应的形状可以与包括图1c所示的示例实施例的一些示例实施例中示出的那些不同。第一沟道层140na和第二沟道层140wa中的每一个可以在沿y方向的截面中具有椭圆形状。第一沟道层140na的椭圆形状在y方向上的宽度可以小于第二沟道层140wa的椭圆形状在y方向上的宽度。在一些示例实施例中，第一有源区105na和第一沟道层140na以及第二有源区105wa和第二沟道层140wa中每一个的宽度可以不同地改变，
并且其形状也因此不同地改变。
92.图10a、图10b、图10c、图11a、图11b、图11c、图12、图13、图14a、图14b和图15是根据一些示例实施例示出用于描述制造半导体器件的方法的工艺顺序的图。将参考图10a至图13描述制造图1a至图1c的半导体器件的方法的一些示例实施例。
93.图10a是示出根据一些示例实施例的半导体器件的平面图。图10b和图10c是示出根据一些示例实施例的半导体器件的截面图。图10b示出沿图10a所示的线i-i’截取的图10a的半导体器件的截面。图10c示出沿图10a所示的线ii-ii’和线iii-iii’截取的图10a的半导体器件的截面。
94.参考图10a至图10c，可以将牺牲层118和沟道层140交替地堆叠在衬底101上。接着，可以去除牺牲层118和沟道层140的堆叠结构以及衬底101的部分，以形成有源结构。
95.可以通过后续工艺用图1b所示的栅介电层163和栅电极165替换牺牲层118。可以在衬底101与下沟道层140之间、在下沟道层140与中间沟道层140(例如，在沿z方向的最低沟道层140与最高沟道层之间的沟道层140)之间、以及在中间沟道层140与上沟道层140(例如，在z方向上的最高沟道层140)之间形成牺牲层118。牺牲层118可以由相对于沟道层140具有蚀刻选择性的材料形成。沟道层140可以包括与牺牲层118的材料不同的材料。牺牲层118和沟道层140可以包括半导体材料(包括例如硅(si)、硅锗(sige)和锗(ge)中的至少一种)，并且可以包括彼此不同的材料，并且可以包括或可以不包括杂质。例如，牺牲层118可以包括硅锗(sige)，并且沟道层140可以包括硅(si)。
96.可以通过将衬底101用作种子来执行外延生长工艺，形成牺牲层118和沟道层140。牺牲层118和沟道层140中的每一个可以具有约到约100nm范围内的厚度。与牺牲层118交替地堆叠的沟道层140的层数量可以在一些示例实施例中不同地改变。
97.有源结构可以包括彼此交替地堆叠的牺牲层118和沟道层140，并且还可以包括通过去除衬底101的一部分所形成的从衬底101的上表面突出的有源区105。可以将有源结构形成为具有在一个方向(例如，x方向)上延伸的线的形式。可以将有源结构形成为在y方向上具有宽度不同的多个区。例如，在窄鳍区ns中，有源结构的有源区105形成为具有第一宽度w1的第一有源区105n，并且其上面的牺牲层118和第一沟道层140n也可以形成为具有与第一宽度w1类似或相同的宽度。在宽鳍区ws中，有源结构的有源区105形成为具有第二宽度w2的第二有源区105w，并且其上面的牺牲层118和第二沟道层140w也可以形成为具有与第二宽度w2的宽度类似或相同的宽度。在过渡区ts中，有源结构的有源区105形成为具有第三宽度w3的连接区105t，并且其上面的牺牲层118和沟道层140也可以形成为具有与第三宽度w3类似或相同的宽度。有源结构可以形成为具有由于y方向上的宽度差而引起的倾斜的侧表面tp。
98.可以通过利用绝缘材料填充衬底101被部分地去除的区域，然后使该区域凹陷以使有源区105能够突出，来在该区域中形成器件隔离层110。器件隔离层110的上表面可以形成为低于有源区105的上表面。
99.图11a是示出根据一些示例实施例的半导体器件的平面图。图11b和图10c是示出根据一些示例实施例的半导体器件的截面图。图11b示出沿图11a所示的线i-i’截取的图11a的半导体器件的截面。图11c示出沿图11a所示的线ii-ii’和线iii-iii’截取的图11a的半导体器件的截面。
100.参考图11a至图11c，可以在有源结构上形成牺牲栅结构120。
101.牺牲栅结构120可以是在后续工艺中在如图1b所示的沟道层140上设置栅介电层163和栅电极165的区域中形成的牺牲结构。牺牲栅结构120可以包括顺序地堆叠的第一牺牲栅层123、第二牺牲栅层125和掩模图案层126。可以使用掩模图案层126对将第一牺牲栅层123和第二牺牲栅层125图案化。第一牺牲栅层123和第二牺牲栅层125可以分别是绝缘层和导电层，但是不限于此，并且可以将第一牺牲栅层123和第二牺牲栅层125形成为一个层。例如，第一牺牲栅层123可以包括氧化硅，并且第二牺牲栅层125可以包括多晶硅。掩模图案层126可以包括氧化硅和/或氮化硅。牺牲栅结构120可以具有与有源结构交叉并且在一个方向上延伸的线形状。牺牲栅结构120可以例如在y方向上延伸，并且可以设置为在x方向上彼此间隔开。
102.牺牲栅结构120还可以包括覆盖牺牲堆叠结构的侧表面的栅间隔物层164和间隔物图案174，该牺牲堆叠结构形成第一牺牲栅层123、第二牺牲栅层125和掩模图案层126。可以在窄鳍区ns和宽鳍区ws中在牺牲堆叠结构的两个侧壁上形成栅间隔物层164。可以在过渡区ts中在牺牲堆叠结构的两个侧壁上形成间隔物图案174。可以通过沿着有源结构和牺牲堆叠结构的上表面和侧表面形成具有均匀厚度的膜，然后对其执行各向异性蚀刻，来形成栅间隔物层164和间隔物图案174。栅间隔物层164和间隔物图案174可以由低k材料形成，并且可以包括例如sio、sin、sicn、sioc、sion和siocn中的至少一种。
103.牺牲栅结构120可以包括：与第一有源区105n交叉的第一牺牲栅结构120a；与第二有源区105w交叉的第二牺牲栅结构120b；以及与连接区105t的至少一部分交叉的第三牺牲栅结构120t。在第三牺牲栅结构120t中，中部在x方向上的宽度mw1可以大于边缘部在x方向上的宽度mw2。可以例如通过执行极紫外(euv)光刻工艺形成牺牲栅结构120。与第一牺牲栅结构120a和第二牺牲栅结构120b不同，第三牺牲栅结构120t可以形成为具有各种形状。通过将第三牺牲栅结构120t形成为具有各种形状，可以提供本说明书的一些示例实施例。
104.图12是示出根据一些示例实施例的半导体器件的截面图。图12示出与图11a所示的线i-i’相对应的截面图。
105.参考图12，可以通过去除牺牲栅结构120之间的显露的牺牲层118和沟道层140以形成凹陷rs，来形成沟道层140，并且可以形成内间隔物层130。
106.首先，可以通过将牺牲栅结构120用作掩模来部分地去除显露的牺牲层118和沟道层140。因此，沟道层140在x方向上具有有限的长度，并且形成图1b的沟道层140。在另一示例中，在牺牲栅结构120下方，从侧表面部分地去除牺牲层118和沟道层140，以使在x方向上的两侧位于牺牲栅结构120下方。
107.接着，可以从侧表面部分地去除由凹陷rs显露的牺牲层118，并且可以在已经去除牺牲层118的区域中形成内间隔物层130。可以通过例如蚀刻工艺相对于沟道层140选择性地蚀刻牺牲层118，并且沿x方向从侧表面部分地去除牺牲层118。牺牲层118可以具有由上述侧面蚀刻而形成的向内凹入的侧表面。然而，牺牲层118的侧表面的形状不限于所示出的那些。可以通过在部分地去除了牺牲层118的区域中填充绝缘材料、并且去除沉积在沟道层140的外侧的绝缘材料，来形成内间隔物层130。内间隔物层130可以由与栅间隔物层164相同的材料形成，但是配置不限于此。例如，内间隔物层130可以包括sin、sicn、siocn、sibcn和sibn中的至少一种。然而，在一些实施例中，可以省略形成内间隔物层130的工艺。
108.图13是示出根据一些示例实施例的半导体器件的截面图。图13示出与图11a所示的线i-i’相对应的截面图。
109.参考图13，可以在有源区105上、在牺牲栅结构120的两侧形成源/漏区150。
110.可以通过在凹陷rs中执行外延生长工艺来形成源/漏区150。源/漏区150可以通过侧表面连接到多个沟道层140。源/漏区150的上表面可以设置在与上沟道层140(例如，在z方向上的最高的沟道层140)的上表面基本相同的高度上，但是配置不限于此，并且可以设置在更高的高度上。源/漏区150可以包括原位掺杂的杂质，并且还可以包括具有不同的掺杂元素和/或不同的掺杂浓度的多个层。第一源/漏区150t可以形成为具有大于第二源/漏区150n的长度l2的长度l1。通过形成如图11a所示的第三牺牲栅结构120t的形状，可以在第一源/漏区150t的外延生长期间引起体积减小。因此，第一源/漏区150t可以形成为具有与第二源/漏区150n的体积类似或基本相同的体积。
111.图14a和图14b是示出根据一些示例实施例的半导体器件的截面图。图14a示出与图11a所示的线i-i’相对应的截面图。图14b示出与图11a所示的线ii-ii’和线iii-iii’相对应的截面图。
112.参考图14a和图14b，可以在源/漏区150上形成层间绝缘层190，并且可以去除第一牺牲栅层123、第二牺牲栅层125、掩模图案层126和牺牲层118。
113.可以通过形成覆盖牺牲栅结构120和源/漏区150的绝缘层、并且执行平坦化工艺以显露掩模图案层126的上表面，来部分地形成层间绝缘层190。
114.可以相对于栅间隔物层164、间隔物图案174、层间绝缘层190和沟道层140，选择性地去除第一牺牲栅层123、第二牺牲栅层125、掩模图案层126和牺牲层118。首先，通过去除第一牺牲栅层123和第二牺牲栅层125以及掩模图案层126来形成上间隙区ur，然后可以去除通过上间隙区ur显露的牺牲层118，由此形成下间隙区lr。
115.图15是示出根据一些示例实施例的半导体器件的截面图。图15示出与图11a所示的线i-i’相对应的截面图。
116.参考图15，可以在上间隙区ur和下间隙区lr中形成栅介电层163和栅电极165。
117.可以形成栅介电层163，以共形地覆盖上间隙区ur和下间隙区lr的内表面。可以形成栅电极165以完全填充上间隙区ur和下间隙区lr，然后可以从上间隙区ur的上部将栅电极165去除到特定(或备选地，预定)深度。可以在已经从上间隙区ur去除栅电极165的区域中形成栅封盖层166。因此，可以形成包括栅介电层163、栅电极165、栅间隔物层164和栅封盖层166的栅结构160。然后，可以另外形成层间绝缘层190。
118.在这个操作中，可以通过执行第三牺牲栅结构120t之前的工艺操作，来形成如图7所示的具有虚设栅介电层173、虚设栅电极175、虚设栅封盖层176和间隔物图案174的虚设结构170’。备选地，采用与其不同的方式，在这个操作中，在形成虚设结构170’之后，如图13所示，可以通过去除沟道层140的一部分和有源区105的一部分，连同虚设结构170’的虚设栅介电层173、虚设栅电极175和虚设栅封盖层176，来形成沟槽t。沟槽t周围的间隔物图案174、内间隔物层130d和虚设沟道层140d可以保留。当形成沟槽t时，可以去除间隔物图案174、内间隔物层130d和虚设沟道层140d。
119.接着，可以形成填充沟槽t的绝缘隔离图案178，以形成虚设结构170，并且可以形成接触结构180，由此制造图1a至图1c的半导体器件100a。
120.如上所述，通过修改虚设结构的形状，在有源区的宽度改变的区域周围，源/漏区之间的体积差异可以显著减小，由此提供具有改善的电气特性和可靠性的半导体器件。
121.虽然上面已经示出并描述了一些示例实施例，但是本领域技术人员应清楚，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。