集成电路的制作方法

1.本发明实施例是关于集成电路及其形成方法，且特别关于一种纳米片晶体管。


背景技术：

2.人们对电子设备(包括智能手机、平板电脑、台式电脑、笔记本电脑和许多其他类型的电子设备)的计算能力提升有持续的需求。集成电路为这些电子设备提供了计算能力。提升集成电路计算能力的一种方法是增加半导体基板的给定面积上可以包括的晶体管和其他集成电路元件的数量。
3.纳米片晶体管有助于提升计算能力，由于纳米片晶体管可以非常小，并且可以比常规的晶体管具有更好的功能。纳米片晶体管可包括作为晶体管通道区的多个半导体纳米片(例如纳米线、纳米片等)。栅极端子可以与纳米片耦合。要形成具有所需特性的栅极端子可能有其困难度。


技术实现要素：

4.本发明实施例提供了一种集成电路，包括：基板；第一纳米片晶体管，位于基板上且具有第一栅电极、多个第一堆叠通道以及第一介电鳍状结构，位于所述第一堆叠通道下；第二纳米片晶体管，位于基板上且具有第二栅电极、多个第二堆叠通道以及第二介电鳍状结构，位于所述第二堆叠通道下；以及栅极隔离结构，位于第一纳米片晶体管与第二纳米片晶体管之间，其中栅极隔离结构的最底表面与第一介电鳍状结构的最底面大抵共平面。
5.本发明实施例提供了一种集成电路的形成方法，包括：于基板上形成第一晶体管的第一通道区；于基板上形成第二晶体管的第二通道区：于第一通道区及第二通道区上沉积栅极金属；以及借由从基板的背面形成穿过栅极金属的第一沟槽，以电性隔离第一晶体管的第一栅电极与第二晶体管的第二栅电极。
6.本发明实施例提供了一种集成电路的形成方法，包括：于基板中的集成电路的前侧附接载体晶圆；在载体晶圆附接于集成电路的期间，借由从集成电路的背面形成穿过栅极金属的第一沟槽，以电性隔离第一晶体管的栅电极与第二晶体管的栅电极，以及利用第一介电材料填充第一沟槽。
附图说明
7.以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
8.图1是根据一些实施列，绘示出集成电路100的方框图。
9.图2a～图2z、图3a～图3f是根据一些实施列，绘示出处于不同制程阶段的集成电路的剖面图和透视图。
10.图4是根据一些实施列，绘示出形成集成电路的制程流程图。
11.图5是根据一些实施列，绘示出形成集成电路的制程流程图。
12.其中，附图标记说明如下：
13.100：集成电路；
14.102：基板；
15.103：半导体材料；
16.104：第一晶体管；
17.106：第二晶体管；
18.108：通道区；
19.110：栅电极；
20.112：第二通道区；
21.114：栅电极；
22.116：沟槽；
23.118：半导体层；
24.120：牺牲半导体层；
25.121：沟槽；
26.124：鳍片；
27.126：浅沟槽隔离区；
28.128：牺牲半导体覆层；
29.130：混成鳍状结构；
30.132：介电质；
31.134：介电质；
32.136：介电质；
33.138：介电层；
34.140：介电层；
35.142：介电层；
36.144：多晶间隔层；
37.148：内部间隔层；
38.150：盖层；
39.152：源极/漏极区；
40.153：介电层；
41.154：层间介电层；
42.156：介电层；
43.158：栅极介电质；
44.162：栅极金属；
45.164：栅极金属；
46.166：盖层；
47.167：半导体通道；
48.168：粘合层；
49.170：载体晶圆；
50.172：介电质状鳍结构；
51.174：遮罩；
52.176：介电衬层；
53.178：栅极隔离结构；
54.179：第一部分；
55.180：遮罩；
56.181：第二部分；
57.182：介电衬层；
58.183：第三晶体管；
59.184：栅电极；
60.186：栅隔离结构；
61.187：第一部分；
62.188：第二载体晶圆；
63.189：第二部分；
64.190：粘合层；
65.400：方法；
66.402：步骤；
67.404：步骤；
68.406：步骤；
69.408：步骤；
70.500：方法；
71.502：步骤；
72.504：步骤；
73.506：步骤；
74.w1：宽度；
75.w2：宽度；
76.w3：宽度；
77.w4：宽度。
具体实施方式
78.在以下描述中，针对集成电路晶粒内的各种膜层和结构描述了许多厚度和材料。对于各种实施例，通过示例的方式给出了具体的尺寸和材料。根据本公开，本发明所属领域具有通常知识者将认识到，在不脱离本公开的范围的情况下，可以在许多情况下使用其他尺寸和材料。
79.以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以
及/或字母。如此重复是为了简明和清楚之目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
80.再者，其中可能用到与空间相对用词，例如「在
……
之下」、「下方」、「较低的」、「上方」、「较高的」等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
81.在以下描述中，阐述了某些具体细节以提供对本公开的各种实施例的透彻理解。然而，本发明所属领域具有通常知识者将理解，可以在没有这些具体细节的情况下实践本公开。在其他情况下，未详细描述与电子元件和制造技术相关联的众所周知的结构以避免不必要地模糊本公开的实施例的描述。
82.除非上下文另有要求，在整个说明书和随后的请求范围中，词语「包括(comprise)」及其变体，例如「包含(comprises)」和「具有(comprising)」应以开放的、包容性的意义来解释，即，如「包括但不限于」。
83.诸如第一、第二和第三之类的序数的使用不一定意味着排序的顺序感，而是可以仅区分行为或结构的多个实例。
84.本说明书中通篇提到的「一个实施例」或「一实施例」是指与该实施例相关描述的特定元件、结构或特性包括在至少一些实施例中。因此，本说明书各处出现的片语「在一个实施例中」、「在一实施例中」或「在一些实施例中」，不一定都是指同一个实施例。此外，特定的元件、结构或特性可以以任何合适的方式组合在一个或多个实施方案中。
85.本说明书和所附请求范围中，使用的单数形式「一种」、「一个」和「该」包括具有多个所指物的实施例，除非该内容清楚地表示其他含义。还应注意，除非内容另有明确规定，否则术语「或」通常以其包括「及/或」的含义使用。
86.本公开的实施例提供一种具有改进性能的纳米片晶体管的集成电路。纳米片晶体管各自具有形成在基板上方的多个纳米片。纳米片作为纳米片晶体管的通道区。每个纳米片晶体管包括位于通道区上方的栅电极。当起初沉积栅电极的栅极金属时，所有栅电极最初可能被一起电性短路。本公开的实施例通过利用背面沟槽切割栅极金属，来有利地电性隔离各个栅电极。背面沟槽是从基板的背面蚀刻穿过栅极金属。背面沟槽切入晶体管之间的栅极金属，从而去除导电材料，否则这些导电材料会使相邻晶体管的栅电极电短路。
87.此制程提供了许多好处。可切割栅极金属，且在自对准制程中移除间隔相邻晶体管的混成(hybrid)鳍片。这可以避免使用个别的微影制程来切割栅极金属。此外，隔离墙可以在更窄的空间内取代混成鳍片，从而允许晶体管的高密度形成。或者，可以使用更宽的隔离墙并实现更好的隔离能力。此外，利用此制程可以降低晶体管的高度。以上皆导致晶体管的形成更具成本效益和效率、晶体管的功能更好，晶圆的产量更高。
88.图1是根据一些实施列，绘示出集成电路100的方框图。集成电路100包括基板102。集成电路也包括位于基板102上的第一晶体管104及第二晶体管106。正如下文更详细地阐述般，集成电路100选择性地利用背面沟槽来电性隔离第一晶体管104和第二晶体管106的栅电极。
89.第一晶体管104包括通道区108及栅电极110。第二晶体管106包括通道区112及栅
电极114。可以通过向栅电极110施加电压来操作第一晶体管104。这可以防止或允许电流通过通道区108在晶体管104的源极/漏极区(未示出)之间流动。第二晶体管可通过向栅电极114施加电压来操作。这可以防止或允许电流通过通道区112在晶体管106的源极/漏极区(未示出)之间流动。
90.集成电路100包括背面沟槽116。背面沟槽116穿过基板102并在晶体管104和106的栅电极110和114之间。背面沟槽将栅电极110与栅电极114物理分离。这种物理分离也对应于栅电极110和栅电极114的电性隔离。这种电性隔离使第一晶体管104和第二晶体管106能够彼此独立操作。
91.背面沟槽116可以填充有介电材料。介电材料有助于栅电极110和114的电性隔离。介电材料可以是低介电常数介电材料，例如sicn、氧化硅或氧化硅。在不脱离本公开范围的情况下可以使用其他材料。因此，填充有介电材料的背面沟槽116对应于栅极隔离结构。
92.形成背面沟槽116的制程可以与薄化基板102一起执行。在大抵形成晶体管104和106的正面制程之后，减少基板102的厚度可能是有益的。通常，这涉及将载体晶圆附接到集成电路100的正面，并翻转集成电路100，从而露出基板102的背面并使其朝上。接着利用各种蚀刻制程来去除基板102的部分，以减少基板102的厚度。
93.在减少基板102的厚度之后，可以形成背面沟槽116。在形成背面沟槽之前，栅电极110和栅电极114可以是单个连续的金属栅极。背侧沟槽经由基板102的背面穿过基板102，并且穿过形成栅电极110和114的连续金属栅极结构而形成。沟槽蚀刻掉第一和第二晶体管104和106之间的金属栅极结构的一部分，从而将栅电极110与栅电极114电性隔离。
94.在一些实施例中，第一和第二晶体管104和106为纳米片晶体管。在这种情况下，通道区108和112各由在第一晶体管104的源极/漏极区之间以及第二晶体管106的源极/漏极区之间延伸的多个半导体通道制成。半导体通道可以包括纳米片、纳米线、或其他类型的纳米结构。通道区108和112可以是在半导体基板102上方延伸的相应鳍状结构的一部分。在不脱离本公开范围的情况下可以使用其他类型的晶体管。
95.图2a～图2z、图3a～图3f是根据一些实施列，绘示出处于不同制程阶段的集成电路100的剖面图和透视图。图2a～图2z、图3a～图3f示出了用于生产包括纳米片晶体管的集成电路的示例性制程。图2a～图2z、图3a～图3f示出如何根据本公开的原理以简单且有效的制程形成这些晶体管。在不脱离本公开范围的情况下，可以利用其他制程步骤和制程步骤的组合。晶体管可以包括全绕式栅极晶体管、多桥晶体管、纳米片晶体管、纳米线晶体管或其他类型的纳米结构晶体管。
96.纳米片晶体管结构可以通过任何合适的方法图案化。例如，可以使用一种或多种微影制程对结构进行图案化，包括双重图案化或多重图案化制程。一般来说，双重图案化或多重图案化制程结合了微影制程与自对准制程，以创建出例如，比使用单一、直接微影制程所得的节距更小的图案。例如，在一些实施例中，在基板上方形成牺牲层，并使用微影制程对其进行图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物。之后去除牺牲层，然后可以使用剩余的间隔物或心轴作为遮罩以图案化鳍片。
97.在图2a中，集成电路100包括半导体基板102。在一实施例中，基板102包括半导体材料103。半导体材料103可以包括在至少表面部分上的单晶半导体层。基板102可以包括单晶半导体材料，例如但不限于si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、
gaassb和inp。在此处描述的示例制程中，基板102包括si，但是在不脱离本公开范围的情况下，可以使用其他半导体材料。
98.基板102可以在其表面区域中包括一层或多层缓冲层(未示出)。缓冲层可用于逐渐将晶格常数从基板的晶格常数改变为源极/漏极区的晶格常数。缓冲层可由外延生长的单晶半导体材料形成，例如但不限于si、ge、gesn、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb、gan、gap和inp。基板102可包括已适当掺杂有杂质(例如，p型或n型导电性)的各种区域。掺杂剂例如是用于n型晶体管的硼(bf2)和用于p型晶体管的磷。
99.集成电路100包括基板102上的半导体堆叠116。半导体堆叠116包括多个半导体层118。半导体层118是半导体材料膜层。半导体层118对应于将由所述制程产生的纳米片晶体管的通道区。半导体层118形成在基板102上方。半导体层118可以包括一层或多层的si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb或inp。在一实施例中，半导体层118是与基板102相同的半导体材料。在不脱离本公开范围的情况下，其他半导体材料可以用于半导体层118。在本文所述的主要非限制性示例中，半导体层118和基板102是硅。
100.集成电路100包括设置于半导体层118之间的多个牺牲半导体层120。牺牲半导体层120包括与半导体层118不同的半导体材料。在半导体层118包括硅的示例中，牺牲半导体层120可以包括sige。在一示例中，硅锗牺牲半导体层120可以包括介于20％和30％之间的锗，但是在不脱离本公开范围的情况下，可以使用其他浓度的锗。选择硅锗牺牲半导体层120中锗的浓度，使其不同于随后形成的sige牺牲披覆层中锗的浓度。选择牺牲半导体层120和牺牲覆层的成分，以产生不同的蚀刻特性。下面将更详细地描述其目的和益处。
101.在一实施例中，半导体层118和牺牲半导体层120通过交替的外延生长制程从半导体基板102形成。例如，第一外延生长制程可导致最低牺牲半导体层120在基板102的顶表面上的形成。第二外延生长制程可以导致最低牺牲半导体层120在最低牺牲半导体层120的顶表面上的形成。第三外延生长制程导致第二低的牺牲半导体层120在最低牺牲半导体层120之上的形成。执行交替的外延生长制程，直到已经形成选定数量的半导体层118和牺牲半导体层120。
102.半导体层118的垂直厚度可以介于2nm和15nm之间。牺牲半导体层120的厚度可介于5nm与15nm之间。在不脱离本公开范围的情况下，其他厚度和材料可用于半导体层118和牺牲半导体层120。
103.正如下文将更详细地阐述的，牺牲半导体层120将被图案化以成为纳米片晶体管的半导体纳米片。半导体纳米片将对应于纳米片晶体管的通道区。
104.在一实施例中，牺牲半导体层120对应于具有第一半导体成分的第一牺牲外延半导体区。在后续步骤中，牺牲半导体层120将被移除并替换为其他材料和结构。因此，半导体层120被描述为牺牲性的。
105.在第2b图中，已经在牺牲半导体层120、半导体层118和基板102中形成沟槽121。沟槽121可以通过在顶部牺牲半导体层120上沉积硬遮罩层122而形成。使用标准微影制程图案化和蚀刻硬遮罩层122。在硬遮罩层122已经被图案化和蚀刻之后，在未被硬遮罩层122覆盖的位置蚀刻牺牲半导体层120、半导体层118和基板102。蚀刻制程导致了沟槽121的形成。蚀刻制程可以包括多个蚀刻步骤。例如，第一蚀刻步骤可以蚀刻顶部牺牲半导体纳米片。第二蚀刻步骤可以蚀刻顶部牺牲半导体层120。这些交替蚀刻步骤可以重复直到在露出区域
的所有牺牲半导体层120和半导体层118被蚀刻。最后的蚀刻步骤可以蚀刻基板102。在其他实施例中，可以在单个蚀刻制程中形成沟槽121。
106.沟槽121定义了半导体层118和牺牲半导体层120的三个鳍片124。这些鳍片124中的各对应于单独的纳米片晶体管，所述纳米片晶体管最终将由本文所述的进一步处理步骤而产生。特别是，每一列或堆叠中的半导体层118将对应于特定纳米片晶体管的通道区。
107.硬遮罩层122可以包括铝、alo、sin或其他合适材料中的一种或多种。硬遮罩层122可具有介于5nm与50nm之间的厚度。硬遮罩层122可以通过物理气相沉积(physical vapor deposition，pvd)制程、原子层沉积(ald,atomic layer deposition)制程、化学气相沉积(chemical vapor deposition，cvd)制程或其他合适的沉积制程来沉积。在不脱离本公开范围的情况下，硬遮罩层122可以具有其他厚度、材料和沉积制程。
108.在图2c中，浅沟槽隔离区已经形成在沟槽121中。浅沟槽隔离区可以通过在沟槽121中沉积介电材料形成，并且通过凹蚀沉积的介电材料从而使介电材料的顶面低于最低的牺牲半导体层120。硬遮罩122已被去除。
109.浅沟槽隔离区126可用于分离与半导体基板102结合形成的单个晶体管或晶体管组。浅沟槽隔离区126的介电材料可包括氧化硅、氮化硅、氮氧化硅(sion)、siocn、sicn、掺氟硅酸盐玻璃(fluorine-doped silicate glass,fsg)或低介电常数介电材料，通过低压化学气相沉积(low pressure chemical vapor deposition,lpcvd)、等离子体增强化学气相沉积(plasma enhanced-cvd)或流动式化学气相沉积(flowable cvd)形成。在不脱离本公开范围的情况下，其他材料和结构可用于浅沟槽隔离区126。浅沟槽隔离区126可以被认为是基板102的一部分。
110.在图2d中，在半导体层118和牺牲半导体层120的侧面上已经沉积了牺牲半导体覆层128。牺牲半导体覆层128可以通过从半导体层118、牺牲半导体层120和硬掩膜层122的外延生长形成。或者，牺牲半导体覆层128可以通过化学气相沉积(cvd)制程来沉积。在不脱离本公开范围的情况下，可以利用其他制程来沉积牺牲半导体覆层128。
111.在图2e中，介电层132已经沉积在牺牲半导体覆层128上和浅沟槽隔离区126的露出表面上。在一些实施例中，介电层132可以包括氧化硅，尽管在不脱离本公开范围的情况下，可以使用其他介电材料。介电层可以通过cvd、ald、pvd或其他制程沉积。
112.在图2e中，介电层134已经沉积在介电层132上。在一些实施例中，介电层134可以包括氮化硅，尽管在不脱离本公开范围的情况下，可以使用其他介电材料。介电层134可以通过cvd、ald、pvd或其他制程沉积。
113.在第2f图，已执行蚀刻制程以凹蚀介电层132和134的顶面。特别是，执行定时蚀刻(timed etch)以降低介电层132和134的高度。定时蚀刻制程可包括湿式蚀刻、干式蚀刻或用于将介电层132和134凹蚀到选定深度的任何合适的蚀刻。
114.在图2f中，高介电常数介电层136已经沉积在介电层132和134上。高介电常数介电层136可以包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的高介电常数介电材料及/或它们的组合。高介电常数介电层136可以通过cvd、ald或任何合适的方法形成。已经执行诸如化学机械平坦化(chemical mechanical polishing,cmp)制程的平坦化制程，以平坦化高介电常数介电层136的顶面。
115.介电层132、134和136共同形成鳍片124之间的混成(hybrid)鳍状结构130。高介电常数介电层136可称为混成鳍状结构130的头盔层(helmet layer)。在不脱离本公开范围的情况下，其他其他制程和材料可用于高介电常数介电层136不脱离本公开的范围。在不脱离本公开范围的情况下，可以利用其他材料和沉积制程来形成混成鳍状结构130。
116.在图2g中，已经执行蚀刻制程以凹蚀牺牲半导体覆层128，并且从每个半导体鳍片124去除顶部牺牲半导体层120。蚀刻制程可以一个或多个步骤进行。上述一个或多个步骤相对于高介电常数介电层136的材料，选择性地蚀刻硬遮罩以及牺牲半导体覆层128和牺牲半导体层120的材料。因此，在图2g中，高介电常数介电层136在其他层已被凹蚀或移除时，大抵不变的保持突出在上方。上述一个或多个蚀刻步骤可包括湿式蚀刻、干式蚀刻、定时蚀刻或其他类型的蚀刻制程。
117.在图2h中，多晶硅138的层膜已经沉积在牺牲半导体覆层128、顶部牺牲半导体层120和高介电常数介电层136的顶表面上。多晶硅138的层膜可以具有介于20纳米和100纳米的厚度。多晶硅138的层膜可以通过外延生长、cvd制程、物理气相沉积(pvd)制程或ald制程沉积。在不脱离本公开范围的情况下，可以使用其他厚度和沉积制程来沉积层多晶硅138的层膜。
118.在图2h中，介电层140已经沉积在多晶硅138的层膜上。介电层142已经形成在介电层140上。在一示例中，介电层142包括氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮化硅。在一示例中，介电层140包括氮化硅。144可以被称为多晶间隔层(poly spacer layer)。在沉积多晶间隔层144之后，通过非等向性蚀刻制程蚀刻多晶间隔层144，该制程从介电层142的顶面、从高介电常数介电层136的顶面以及从最上面的半导体纳米片118的顶表面去除多晶间隔层144。这留下了图2i所示的结构。实际上，间隔层可以包括多个单独的间隔层。因此，在不脱离本公开范围的情况下，间隔层144可以包括其他结构和层膜。
119.栅极间隔层144用作蚀刻部分牺牲半导体覆层128、半导体层118和牺牲半导体层120的遮罩，为沉积源极和漏极区做准备，这将在下面更详细地阐述。
120.在图2j中，执行在向下方向上选择性蚀刻的非等向性蚀刻制程。不直接位于栅极间隔层144和多晶硅138下方的牺牲半导体覆层128、半导体层118和牺牲半导体层120的部分被蚀刻。结果导致浅沟槽隔离区126和基板102的一部分被露出。
121.相对于各种半导体层，高介电常数介电层136以相对较慢的速率被蚀刻。结果导致露出的高介电常数介电层136只有大约一半被蚀刻。因此，在蚀刻制程期间，高介电常数介电质136下方的介电层132和134大抵上没有被蚀刻。
122.在图2k中，已经执行蚀刻制程以相对于半导体层118，凹蚀牺牲半导体覆层128和牺牲半导体层120。可以通过相对于半导体层118，选择性蚀刻牺牲半导体覆层128和牺牲半导体通道120的化学浴来执行蚀刻制程。
123.在图2k中，内部间隔层148已经沉积在半导体层118之间通过部分去除牺牲半导体层120形成的凹槽中。内部间隔层148也已经形成在通过部分去除牺牲半导体覆层128形成的凹槽中。内部间隔层148可以通过ald制程、cvd制程或其他合适的制程沉积。在一示例中，内部间隔层148包括氮化硅。在沉积内部间隔层148之后，利用栅极间隔层144作为遮罩进行蚀刻制程。此蚀刻制程去除了直接位于栅极间隔层144下方以外的内部间隔层148。
124.在图2l中，源极/漏极区152已经形成。源极/漏极区152包括半导体材料。源极/漏
极区152可由半导体层118外延生长。源极/漏极区152可由半导体层118或基板102外延生长。在n型晶体管的情况下，源极/漏极区152可掺杂n型掺杂剂种类。在p型晶体管的情况下，源极/漏极区152可以掺杂p型掺杂剂种类。可以在外延生长期间原位进行掺杂。混成鳍状结构130可以作为相邻晶体管的源极/漏极区152之间的电性隔离。
125.在图2m中，介电层153已经沉积在源极/漏极区152上和高介电常数介电层136上。介电层153可以包括氮化硅或sicon。介电层153可以通过cvd、ald或其他合适的制程沉积。层间介电层154已经沉积在介电层153上。层间介电层154可以包括氧化硅。层间介电层154可以通过cvd、ald或其他合适的制程沉积。介电层156已经沉积在介电层154上，可以包括氮化硅，并且可以通过ald、cvd或pvd来沉积。在不脱离本公开范围的情况下，其他材料和制程可用于介电层153、154和156。
126.在图2n中，视图已从图2m移开，使得源极/漏极区152在前景中并且不再可见。介电层138、140和142已经通过一道或多道蚀刻制程去除。换而言之，图2n的剖面是在假性栅极结构的栅极间隔层144之间截取的，多晶硅138是虚置栅极结构一部分并且介电层142和140之前是虚置栅极结构一部分。在图2n的视图中可以看见牺牲半导体层120和牺牲半导体覆层128，因为它们在图2k中没有被完全去除，而只是被凹蚀。
127.在图2o中，虚置栅极结构的剩余部分已被去除。这对应于从混成鳍状结构130上方去除多晶硅136。可以通过一道或多道蚀刻制程(包括湿式蚀刻、干式蚀刻或其他类型的蚀刻制程)从混成鳍状结构130上方去除高介电常数介电层136。
128.在图2p中，牺牲半导体层120和牺牲半导体覆层128已经被去除。牺牲半导体层120和牺牲半导体覆层128可以通过蚀刻制程去除，该蚀刻制程相对于半导体层118的材料，选择性地蚀刻牺牲半导体层120和牺牲半导体覆层128。
129.在图2q中，在邻近半导体纳米片118处已经去除了介电层132的垂直部分。蚀刻制程包括在向下方向上蚀刻的非等向性蚀刻制程。非等向性蚀刻制程在向下方向上选择性地蚀刻。介电层134作为蚀刻介电层132的遮罩。因此，由介电层134露出的介电层132的部分通过图2q中的蚀刻制程被去除。
130.介电层132垂直部分的去除可具有多种益处。例如，介电层132垂直部分的去除有效地加宽了将沉积在半导体纳米片118周围的栅电极的面积。栅电极面积的加宽有助于在形成背面沟槽以切割栅电极后，保持栅电极的高导电性，下面将更详细地说明。
131.在蚀刻制程之后，半导体层118不再被牺牲半导体结构覆盖。现在可以在半导体层118周围形成栅极介电质和栅极金属结构，如将参考后续图式所描述的。如前所述，内部间隔层148、源极/漏极区152以及介电层153、154和156仍然存在于前景中，尽管为了清楚地说明牺牲半导体层120和牺牲半导体覆层128的去除，它们没有在第2p图中显示。
132.在图2r中，执行蚀刻制程以去除介电层134的部分。特别是，在水平方向上执行蚀刻制程。这个制程导致在各组纳米片118之间的介电层134的较窄部分被全部去除。介电层134的较窄部分在去除之前可以具有介于20纳米和30纳米之间的宽度。这个制程也导致减少在各组纳米片118之间的介电层134的较宽部分的宽度。
133.在图2r中，栅极介电质158已被沉积在半导体层118露出的表面上。栅极介电质158仅被示为一个单层，实际上，栅极介电质158可以包括多个介电层。例如，栅极介电质158可以包括与半导体层118直接接触的界面介电层(interfacial dielectric layer)。栅极介
电质158可以包括设置在界面介电层上的高介电常数栅极介电层。界面介电层和高介电常数栅极介电层共同构成了纳米片晶体管的栅极介电质。
134.界面介电层可以包括介电材料，如氧化硅、氮化硅或其他合适的介电材料。界面介电层可以包括相对于高介电常数介电质(例如氧化铪或其他可用于晶体管栅极介电质的高介电常数介电材料)而言的低介电常数介电质。
135.界面介电层可以通过热氧化制程、化学气相沉积(cvd)制程或原子层沉积(ald)制程形成。界面介电层可具有介于0.5nm与2nm之间的厚度。界面介电层选择厚度的一个考虑因素是在半导体层118之间为栅极金属留出足够的空间，这将在下面更详细地解释。在不脱离本公开范围的情况下，可以将其他材料、沉积制程和厚度用于界面介电层。
136.高介电常数栅极介电层和界面介电层将半导体层118与将在后续步骤中沉积的栅极金属物理分离。高介电常数栅极介电层和界面介电层将栅极金属与对应于晶体管的通道区的半导体层118隔离。
137.高介电常数栅极介电层包括一层或多层的介电材料，例如hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(hfo
2-al2o3)合金，其他合适的高介电常数介电材料及/或它们的组合。高介电常数栅极介质层可以通过cvd、ald或任何合适的方法形成。在一实施例中，高介电常数栅极介电层使用高度保形沉积制程，例如ald形成以确保在各个半导体层118周围，形成具有均匀厚度的栅极介电层。在一实施例中，高介电常数介电质的厚度介于约1nm至约3nm的范围内。在不脱离本公开范围的情况下，可以将其他厚度、沉积制程和材料用于高介电常数栅极介电层。高介电常数栅极介电层可以包含偶极掺杂有包括la和mg的hfo2的第一层，以及包括具有结晶的较高介电常数的zro层的第二层。
138.在沉积栅极介电质158之后，沉积栅极金属162。栅极金属162围绕半导体层118。特别是，栅极金属162与栅极介电质158接触。栅极金属162设置于半导体层118之间。换而言之，栅极金属162完全环绕半导体层118。因此，形成的与半导体层118有关的晶体管可以称为全绕式栅极晶体管。
139.虽然栅极金属162被示为单层金属层，但实际上栅极金属162可以包括多个金属层。例如，栅极金属162可以包括一层或多层与栅极介电质158接触的非常薄的功函数层。薄功函数层可以包括氮化钛、氮化钽或其他适合为晶体管提供选定功函数的导电材料。栅极金属162还可以包括对应于大部分栅极金属162的栅极填充材料。栅极填充材料可以包括钴、钨、铝或其他合适的导电材料。栅极金属162的层膜可以通过pvd、ald、cvd或其他合适的沉积制程沉积。
140.在图2s中，已经执行了蚀刻制程以凹蚀栅极金属162。凹蚀制程可以包括降低栅极金属162的高度的定时蚀刻制程。
141.在图2t中，栅极金属164已经沉积在栅极金属162的顶部。栅极金属162和164可以共同成为一个金属栅极。栅极金属164可以包括钨、钽、钛、铝、金、铜或其他导电材料。栅极金属164可以通过ald、pvd或cvd沉积，并且可以具有介于5nm和50nm之间的厚度。在不脱离本公开范围的情况下，其他材料、沉积制程和厚度可用于栅极金属164。
142.在图2t中，盖层166已经沉积在栅极金属162的顶部。盖层150可以包括sicn、sin或sicon中的一种或多种。盖层166可以通过cvd、ald或pvd沉积并且可以具有介于10nm和
100nm之间的厚度。在不脱离本公开范围的情况下，其他材料、沉积制程和厚度可用于盖层166。
143.在图2t所示的制程阶段，已经形成了三个纳米片晶体管。有三组半导体通道167。每组半导体通道167对应于个别纳米片晶体管的通道区。每组通道167对应于半导体层118的剩余部分。栅极金属162围绕通道167。在图2t所示的制程阶段，晶体管的栅电极彼此不电性或物理分离。相反，因为栅极金属162和164是连续的，所以栅极端子一起短路。
144.在图2u中，黏合层168已经形成在盖层166上。载体晶圆170已经附接到集成电路100。特别是，载体晶圆170已经经由黏合层168附接到集成电路100。载体晶圆170可以包括半导体晶圆、介电质晶圆或其他类型的晶圆。载体晶圆170的附接使集成电路100的各个晶体管的栅电极得以分离，如下文将进一步阐述的。
145.在图2u中，基板102已经被薄化。特别是，在附接载体晶圆170之后，可以翻转集成电路100，使基板102的背面朝上并且露出。基板102的背面对应于基板102离载体晶圆170最远的表面。进行研磨制程以减少基板102的厚度。除去直接位于通道167下方之外的半导体材料103。在执行研磨制程以减少基板102的厚度之后，通过相对于浅沟槽隔离材料126选择性蚀刻半导体材料103的蚀刻制程，从通道167下方去除半导体材料103的剩余部分。在去除半导体材料103之后，通过沉积介电材料来形成介电鳍状结构172，以代替半导体材料103。介电鳍状结构172的介电材料可以包括sicn或氮氧化硅，并且可以是通过cvd、ald或pvd沉积。其他材料和沉积制程可用于介电质状鳍结构172的介电质材料。
146.在图2v中，遮罩174已经形成在基板102的背面上。遮罩174已经被图案化以露出混成鳍状结构130下方和介电材料172的两个部分之间的浅沟槽隔离材料126。蚀刻制程已经通过去除遮罩174露出的浅沟槽隔离材料126以在基板102中打开沟槽116。栅极金属162的底部仍然被栅极介电质158的高介电常数介质层覆盖。因此，在该制程阶段，沟槽116没有露出栅极金属162。
147.在图2w中，介电衬层176已经形成在介电鳍状结构172的侧面上。这也可以对应于在沟槽116的侧壁上形成介电衬层176。介电衬层176接触并设置于图2v中的沟槽116露出的栅极介电质158的部分的下方。因此，在图2v中沟槽116所露出的栅极介电质158的底部在图2w中不再露出。介电衬层176可以包括氮化硅并且可以通过cvd、ald或pvd来沉积。在不脱离本公开范围的情况下，其他材料和沉积制程可用于介电衬层176。
148.在图2x中，混成鳍状结构130已被移除。可以通过一道或多道蚀刻制程去除混成鳍，这些蚀刻制程相对于栅极介电质158和介电衬层176选择性地蚀刻混成鳍的材料。栅极介电质158现在露出在沟槽116中。
149.在图2y中，已经执行蚀刻制程以蚀刻栅极介电质158中的高介电常数层部分，栅极金属162和164垂直露出在沟槽116中。蚀刻制程是非等向性蚀刻制程，在向下的方向上(因为集成电路在这个阶段被翻转)选择性蚀刻，使栅极金属162和164的横向部分不被蚀刻。蚀刻制程物理和电性分离栅极金属162和164的部分。这有助于定义纳米片晶体管的栅电极，如下文将进一步详细描述的。在蚀刻栅极金属162和164之后，可以进一步修整(trimmed)栅极金属以在更宽的空间中沉积介电材料。在沟槽侧壁间隔物的上方将可发现高介电常数介电质基脚(dielectric foot)。
150.栅极金属162和164的蚀刻可被描述为栅极切割制程。栅极切割制程是有益的，因
为延伸穿过栅极金属162和164的沟槽116与混成鳍状结构130的先前位置自对准。因此，在打开沟槽116和基板102之后不使用单独的微影制程。此外，由于介电衬层176的存在，基板102背面的沟槽116相对较窄。
151.在图2z中，已经在沟槽116中形成栅极隔离结构178。栅极隔离结构178进一步促进栅极金属162和164的各个区域的电性隔离。栅极隔离结构的介电材料可以包括一种低介电常数介电材料。介电材料178可包括sicn、氮氧化硅、二氧化硅、氮化硅或其他合适的介电材料。栅极隔离结构178可以通过cvd、pvd、ald或其他沉积制程形成。在不脱离本公开范围的情况下，其他材料和制程可用于介电材料178。
152.在一些实施例中，栅极隔离结构178具有第一部分179和第二部分181。第一部分179是下部。第二部分181是上部。第一部分179具有宽度w1。第二部分181具有宽度w2。第二宽度w2大于第一宽度w1。在一些实施例中，第一部分179可以具有与第二部分181不同的材料。在这些情况下，栅极隔离结构178可以在不同介电材料的多个沉积步骤中形成。
153.在一些实施例中，栅极隔离结构178的底面与介电鳍状结构172的底面共面。特别是，底部179的底面与介电鳍状结构172的底面共面。栅极隔离结构178的底面也与浅沟槽隔离层126的底面共面。
154.在图3a中，遮罩180已经形成在基板102的背面上。遮罩180已经被图案化以露出栅极金属162下方和介电材料172的两个部分之间的浅沟槽隔离材料126。已执行蚀刻制程以去除遮罩180露出的浅沟槽隔离材料126，以在基板102中打开沟槽116。沟槽116也露出一部分栅极金属162。栅极金属162仍然被栅极介电层158的高介电常数介电层覆盖。因此，沟槽116不会露出栅极金属162。
155.在图3b中，介电衬层182已经形成在沟槽116和基板102的侧壁上。介电衬层182覆盖栅极介电层158由图3a中的沟槽116露出的部分。因此，在图3a中沟槽116露出的栅极介电质158的底部在图3b中不再露出。衬层182可以包括氮化硅并且可以通过cvd、ald或pvd来沉积。在不脱离本公开范围的情况下，可以将其他材料和沉积制程用于介电衬层182。介电衬层182可以被认为是介电鳍状结构172的一部分。
156.在图3c中，已经执行蚀刻制程以蚀刻栅极介电质158的高介电常数介电层的部分，在沟槽116中垂直露出的栅极金属162和164。蚀刻制程是在向下的方向上(因为集成电路在这个阶段被翻转)选择性蚀刻的非等向性蚀刻制程，使得栅极金属162和164的横向部分不被蚀刻。蚀刻制程物理和电性分离栅极金属162和164的部分。这有助于定义纳米片晶体管的栅电极，如下文将进一步详细描述的。
157.在图3d中，已经在沟槽116中形成栅极隔离结构186。栅极隔离结构186进一步促进栅极金属162和164的各个区域的电性隔离。栅极隔离结构186可以包括低介电常数介电材料，栅极隔离结构186可以包括sicn、氮氧化硅、二氧化硅、氮化硅或其他合适的介电材料。栅极隔离结构186可以通过cvd、pvd、ald或其他沉积制程形成在沟槽116中。在不脱离本公开范围的情况下，其他材料和制程可用于栅极隔离结构186。
158.在一些实施例中，栅极隔离结构189具有第一部分187和第二部分189。第一部分187是下部。第二部分189是上部。第一部分187具有宽度w1。第二部分189具有宽度w2。第二宽度w2大于第一宽度w1。在一些实施例中，第一部分187可以具有与第二部分189不同的材料。在这些情况下，栅极隔离结构186可以在不同介电材料的多个沉积步骤中形成。
159.在一些实施例中，栅极隔离结构186的底面与介电鳍状结构172的底面共面。特别是，底部187的底面与介电鳍状结构172的底面共面。栅极隔离结构186的底面也与浅沟槽隔离层126的底面共面。
160.在图3d中，第二载体晶圆188已经通过黏合层190附接到集成电路100的背面。然后可以再次翻转集成电路，使得第二载体晶圆188向下放置，如图3d所示。载体晶圆170和黏合剂层168已被去除。此时可以进行进一步的正面制程，形成金属接点、插塞、金属线、金属互连、层间介电层以及其他结构。
161.在图3d中，已经形成了第一晶体管104、第二晶体管106和第三晶体管183。第一晶体管104包括围绕第一组半导体通道167的栅电极110。第二晶体管106包括围绕第二组半导体通道167的栅电极114。第三晶体管183包括围绕第三组半导体通道167的栅电极184。栅电极110、114和183中的每一个由栅极金属162和164形成。栅电极110、114和183中的每一个通过在背面沟槽116中的栅隔离结构186和178彼此电性隔离和物理隔离。虽然在图3b的视图中未示出，但晶体管104、106和183中的每一个都包括源极/漏极区152。特别是，晶体管104、106和183中的每一个包括源极区和漏极区。栅极介电质158将各种栅电极104、106和183与半导体通道167分开。
162.图3e是在图3d所示的制程阶段的集成电路100的侧视图。图3e说明如上文关于图3d所述的由栅极隔离结构186和178分隔的晶体管104、106和183。
163.图3f是在图3d中所示的制程阶段的集成电路100的侧视图，但是显示了类似于第2m图的视图的源极区和漏极区152，但差别是侧视图而不是透视图。栅极隔离结构186和170存在于图3f中。混成鳍130仍然保留在栅极隔离结构186上方的两个源极/漏极区152之间。左侧的源极/漏极区152是晶体管104的源极/漏极区。中间的源极/漏极区152是晶体管106的源极/漏极区152。右侧的源极/漏极区152为晶体管183的源极/漏极区152。在图3f中，沿对应的图3f的剖面方向，上部181和下部179具有大抵相同的宽度。沿着对应于图3e的剖面的方向，上部181和下部179具有不同的宽度。
164.图4是根据一些实施例的用于形成集成电路的方法400的流程图。方法400可以利用与图1、图2a～图2z、图3a～图3f描述有关的过程、结构或组件。在402中，方法400包括在基板上形成第一晶体管的第一通道区。第一通道区的一个例子是图1的通道区108。基板的一个例子是图1的基板102。在404中，方法400包括在基板上方形成第二晶体管的第二通道区。第二通道区的一个例子是图1的第二通道区112。在406中，方法400包括在第一通道区和第二通道区上沉积栅极金属。栅极金属的一个例子是图2r的栅极金属162。在408中，方法400包括借由通过从基板的背面形成穿过栅极金属的沟槽，以电性隔离第一晶体管的第一栅电极与第二晶体管的第二栅电极。第一栅电极的一个例子是图1的栅电极110。第二栅电极的一个例子是图1的栅电极114。沟槽的一个例子是图1的沟槽116。
165.图5是根据一些实施例的用于形成集成电路的方法500的流程图。方法500可以利用与图1、图2a～图2z、图3a～图3f描述有关的的过程、结构和组件。在502，方法500包括将载体晶圆附接到包括基板的集成电路的正面。集成电路的一个例子是图1的集成电路100。载体晶圆的一个例子是图2u的载体晶圆170。基板的一个示例是图1的基板102。在504，方法500包括在载体晶圆附接于集成电路的期间，借由从集成电路的背面形成穿过栅极金属的第一沟槽，以电性隔离第一晶体管的栅电极与第二晶体管的栅电极。第一晶体管的一个例
子是图1的第一晶体管104。第二晶体管的一个例子是图1的第二晶体管106。第一晶体管的栅电极的一个例子是图1的栅电极110。第二晶体管的栅电极的一个例子是图1的栅电极114。第一沟槽的一个例子是图1的沟槽116。在506，方法500包括用第一介电材料填充第一沟槽。第一介电材料的一个例子是图2z的介电材料178。
166.本公开的实施例提供具有改进性能的纳米片晶体管的集成电路。纳米片晶体管各自具有形成在基板上方的多个纳米片。纳米片作为纳米片晶体管的通道区。每个纳米片晶体管包括位于通道区上方的栅电极。当最初沉积栅电极的栅极金属时，所有栅电极最初可能被一起电性短路。本公开的实施例通过利用背面沟槽切割栅极金属，来有利地电性隔离各个栅电极。背面沟槽是从基板背面蚀刻穿过栅极金属。背面沟槽切穿晶体管之间的栅极金属，从而去除导电材料，否则这些导电材料会使相邻晶体管的栅电极电短路。
167.这个过程提供了许多好处。在自对准制程中，可以切割栅极金属并去除分隔相邻晶体管的混成鳍。这可以避免使用单独的微影制程来切割栅极金属。此外，隔离墙可以在更窄的空间内取代混成鳍片，从而允许高密度地形成晶体管。或者，可以使用更宽的隔离墙并实现更好的隔离能力。此外，利用该制程可以降低晶体管高度。所有这些都导致晶体管的形成更具成本效益和效率，晶体管功能更好，以及更高的晶圆产量。
168.在一些实施例中，一种集成电路，包括：基板；第一纳米片晶体管，位于基板上且具有第一栅电极、多个第一堆叠通道以及第一介电鳍状结构，位于所述第一堆叠通道下；第二纳米片晶体管，位于基板上且具有第二栅电极、多个第二堆叠通道以及第二介电鳍状结构，位于所述第二堆叠通道下；以及栅极隔离结构，位于第一纳米片晶体管与第二纳米片晶体管之间，其中栅极隔离结构的最底表面与第一介电鳍状结构的最底面大抵共平面。
169.在一些实施例中，栅极隔离结构具有上部及下部，其中沿着第一栅电极的一方向，上部较下部宽。
170.在一些实施例中，栅极隔离结构具有上部及下部，其中沿着第一栅电极的一方向，上部具有与下部大抵相同的一宽度。
171.在一些实施例中，栅极隔离结构具有上部及下部，其中上部包括与下部不同的一材料。
172.在一些实施例中，集成电路更包括衬层，位于第一栅电极与第二栅电极下的沟槽的侧壁上。
173.在一些实施例中，衬层存在于第一栅电极与第二栅电极下的沟槽中，但不存在于基板上。
174.在一些实施例中，栅极隔离结构具有上部及下部，其中上部具有接触该下部的第一部分及接触该下部的第二部分，且第一部分包括与第二部分不同的材料。
175.在一些实施例中，第一部分包括与下部相同的材料。
176.在一些实施例中，集成电路更包括接合层，位于栅极隔离结构与基板之间。
177.在一些实施例中，一种集成电路的形成方法，包括：于基板上形成第一晶体管的第一通道区；于基板上形成第二晶体管的第二通道区：于第一通道区及第二通道区上沉积栅极金属；以及借由从基板的背面形成穿过栅极金属的第一沟槽，以电性隔离第一晶体管的第一栅电极与第二晶体管的第二栅电极。
178.在一些实施例中，集成电路的形成方法更包括利用介电材料填充第一沟槽。
179.在一些实施例中，集成电路的形成方法更包括在利用介电材料填充沟槽之前，于基板中的沟槽的侧壁上沉积衬层。
180.在一些实施例中，集成电路的形成方法更包括：形成第三晶体管的第三通道区；于第三通道区上沉积栅极金属；以及借由从基板的背面形成穿过栅极金属的第二沟槽，以电性隔离第二晶体管的第二栅电极与第三晶体管的第三栅电极，其中第二沟槽在第一沟槽之后形成。
181.在一些实施例中，形成第二沟槽包括移除第一部分及第二部分，其中沿着第一通道区的第一通道的一方向，第二部分具有小于第一部分的宽度。
182.在一些实施例中，一种集成电路的形成方法，包括：于基板中的集成电路的前侧附接载体晶圆；在载体晶圆附接于集成电路的期间，借由从集成电路的背面形成穿过栅极金属的第一沟槽，以电性隔离第一晶体管的栅电极与第二晶体管的栅电极，以及利用第一介电材料填充第一沟槽。
183.在一些实施例中，集成电路的形成方法更包括在载体晶圆附接着的期间且在蚀刻第一沟槽之前，减少基板的厚度。
184.在一些实施例中，蚀刻第一沟槽包括蚀刻穿过基板的沟槽隔离区的第一沟槽。
185.在一些实施例中，集成电路的形成方法更包括：在载体晶圆附接着的期间且在蚀刻第一沟槽之前，从晶圆的背面蚀刻穿过基板的半导体材料的第二及第三沟槽；以及利用第二介电材料填充第二及第三沟槽。
186.在一些实施例中，集成电路的形成方法更包括：在位于第二及第三沟槽之间的基板中蚀刻第一沟槽；以及在利用第一介电材料填充第一沟槽之前，于第一沟槽的侧壁上沉积接触第二介电材料的介电衬层层。
187.在一些实施例中，第一介电材料包括sicn或氮氧化硅。
188.以上概述数个实施例的部件，以便在本发明所属技术领域中具有通常知识者可更易理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应理解，他们能以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的或优势。在本发明所属技术领域中具有通常知识者也应理解到，此类等效的制程和结构并无悖离本发明的精神与范围，且它们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。