三维存储器及其制备方法与流程

1.本技术涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3d nand)的结构及其制备方法。


背景技术：

2.随着科技的不断发展，人们对电子产品的核心零部件—存储芯片的要求越来越高。3d nand作为一种新兴的存储器件，具有三维层叠的结构特点，可通过增加三维结构中的存储单元的堆叠层数来提升存储器的存储性能。
3.在3d nand制备工艺中，将不同结构进行合并加工，能够减少工艺步骤并释放不同结构之间的设计窗口，从而降低加工难度、节约生产成本。
4.应当理解，该背景技术部分描述的内容仅用于帮助理解本技术公开的技术方案，而并非一定属于本技术的申请日之前的现有技术。


技术实现要素：

5.本技术一方面提供了一种制备三维存储器的方法。所述方法包括：在叠层结构上形成预设孔，其中，所述叠层结构包括交替堆叠的电介质层和牺牲层，所述预设孔延伸至对应牺牲层并将所述对应牺牲层的一部分暴露；在所述预设孔内形成与所述牺牲层的暴露部分连接的预设层；去除所述预设层和所述牺牲层的至少部分形成空隙；以及在所述空隙中填充导电材料，形成彼此连接的导电层和栅极层。
6.在一个实施方式中，所述叠层结构包括贯穿有沟道结构的核心区和贯穿有虚设沟道结构的虚设台阶区，所述预设孔位于所述虚设台阶区内，以及在形成所述空隙之前，所述方法还包括：形成贯穿所述叠层结构的多条栅线缝隙，其中，所述栅线缝隙中的至少一条由所述核心区延伸至所述虚设台阶区。
7.在一个实施方式中，所述牺牲层的至少部分包括牺牲层第一部分和牺牲层第二部分，其中，所述牺牲层第一部分包括所述牺牲层的位于所述虚设台阶区且靠近所述栅线缝隙的部分，以及所述牺牲层第二部分包括所述牺牲层的位于所述核心区的部分和所述牺牲层的靠近所述预设层的部分，以及形成所述空隙的步骤包括：去除所述牺牲层第一部分形成第一空隙；以及去除所述预设层和所述牺牲层第二部分形成第二空隙，所述第一空隙和所述第二空隙彼此连通构成所述空隙。
8.在一个实施方式中，在形成所述预设层之后，所述牺牲层的暴露部分中与所述预设层不连接的剩余部分暴露，所述方法还包括：去除所述剩余部分，以暴露所述剩余部分下方的电介质层的一部分；以及在去除所述剩余部分后形成的间隙内以及所述预设孔的剩余空间内形成填充层，其中，所述填充层与所述电介质层的暴露部分连接。
9.在一个实施方式中，形成所述第一空隙的步骤包括：在形成所述填充层后，经由所述栅线缝隙的位于所述虚设台阶区的部分去除所述牺牲层第一部分并在去除所述牺牲层第一部分后形成的间隙内填充第二保护层；以及在形成所述第二空隙后，去除位于所述间
隙内的第二保护层形成所述第一空隙。
10.在一个实施方式中，在去除所述牺牲层第一部分之前，所述方法还包括：形成覆盖所述填充层、所述预设层以及所述栅线缝隙的位于所述核心区部分的第一保护层。
11.在一个实施方式中，形成所述第二空隙的步骤包括：将所述栅线缝隙的位于所述核心区的部分以及所述预设层暴露；以及经由所述栅线缝隙的位于所述核心区的部分去除所述牺牲层第二部分，并经由所述预设层暴露的部分去除所述预设层，形成所述第二空隙。
12.在一个实施方式中，将所述栅线缝隙的位于所述核心区的部分以及所述预设层暴露的步骤包括：去除所述第一保护层将所述栅线缝隙和所述预设层暴露；以及在所述栅线缝隙的位于所述虚设台阶区的部分内形成所述第二保护层。
13.在一个实施方式中，形成所述导电层和所述栅极层的步骤包括：
14.在所述第一空隙和所述第二空隙内同时填充导电材料，其中，所述导电材料位于两层相邻电介质层之间的部分形成所述栅极层，以及所述导电材料位于所述预设孔内的部分形成所述导电层，其中，所述两层相邻电介质层中的一层与所述填充层相连。
15.在一个实施方式中，所述虚设沟道结构的关键尺寸小于所述预设孔的关键尺寸。
16.在一个实施方式中，形成所述预设孔的步骤包括：在所述叠层结构上形成初始预设孔，所述初始预设孔延伸至电介质层并将所述电介质层的一部分暴露；在所述初始预设孔的侧壁形成隔离层；以及去除所述电介质层暴露的部分形成将所述牺牲层暴露的所述预设层。
17.本技术另一方面提供了一种三维存储器，包括：堆叠结构，包括交替叠置的电介质层和栅极层；以及多个导电结构，穿过所述堆叠结构的第一表面并分别延伸至堆叠层数不同的栅极层，其中，每个所述导电结构包括导电层和填充层，所述导电层与所述堆叠层数不同的栅极层中的一层连接并围绕所述填充层，并且位于所述填充层的远离所述第一表面一侧的电介质层分别与所述填充层和第一栅极层连接，所述第一栅极层为所述栅极层中与所述导电层连接的栅极层。
18.在一个实施方式中，所述第一栅极层的靠近所述电介质层的整个表面覆盖有高介电常数层。
19.在一个实施方式中，所述三维存储器包括核心区和虚设台阶区，所述核心区内具有贯穿所述堆叠结构的沟道结构，所述虚设台阶区内具有贯穿所述堆叠结构的虚设沟道结构，以及所述导电结构位于所述虚设台阶区内，其中，所述虚设沟道结构的关键尺寸小于所述导电结构的关键尺寸。
20.在一个实施方式中，所述导电结构还包括：隔离层，位于所述堆叠结构和所述导电结构之间，并围绕所述导电层，以及由所述第一表面延伸至与所述第一栅极层连接且位于所述第一栅极层上的电介质层。
21.在一个实施方式中，所述堆叠结构位于所述核心区的部分包括交替堆叠的所述电介质层和所述栅极层，以及在所述台阶区，所述栅极层与牺牲层位于同一堆叠层上，所述电介质层与所述栅极层交替堆叠，以及所述电介质层与所述牺牲层交替堆叠。
22.本技术再一方面提供了一种三维存储器系统，包括：如上述任一实施方式所述三维存储器，其中，所述三维存储器包括存储串，用于存储数据；以及控制器，与所述三维存储器电连接，并被配置为控制所述存储串的操作。
23.在一个实施方式中，所述三维存储器包括3d nand存储器。
24.本技术提供的三维存储器的制备方法可具有以下至少一个有益效果：
25.根据本技术的一些实施方式，可在一道加工工序中形成导电层和栅极层，减少了加工步骤，从而节约成本。
26.根据本技术的一些实施方式，将栅极层和导电层合并加工，可释放不同结构之间的设计窗口，降低加工难度。
27.根据本技术的一些实施方式，可避免导电结构形成过程中，因栅极层外围的高介电常数层被刻蚀而造成的栅极层翘曲缺陷。
附图说明
28.结合附图，通过以下非限制性实施方式的详细描述，本技术的其它特征、目的和优点将变得更加明显。在附图中：
29.图1是根据示例性实施方式的三维存储器的局部结构示意图；
30.图2至图3是根据示例性实施方式的三维存储器的制备方法的工艺示图；
31.图4是根据本技术示例性实施方式的三维存储器的制备方法的流程图；
32.图5至图16是根据本技术示例性实施方式的三维存储器的制备方法的工艺示意图；
33.图17至图18是根据本技术示例性实施方式的三维存储器的结构示意图；以及
34.图19是根据本技术示例性实施方式的三维存储器系统的示意图。
具体实施方式
35.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
36.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在未背离本技术的教导的情况下，本技术中讨论的高介电常数层第一部分也可被称作高介电常数层第二部分，第一空隙也可称为第二空隙，反之亦然。
37.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，在本技术中附图绘制的堆叠结构的厚度并非按照实际生产中的比例。如在本文中使用的“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
38.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并
且，用语“示例性的”旨在指代示例或举例说明。
39.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
40.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本技术。
41.以下对本技术的特征、原理和其它方面进行详细描述。
42.本技术的发明人发现，在一些实施方式中，需要通过导电结构将3d nand存储器中的字线引出以实现存储单元与外部电路的电连接。图1是导电结构100与栅极层113连接的示意图，图2是导电结构100形成的工艺示意图。如图2所示，形成栅极层113的步骤是刻蚀掉叠层结构110中的一部分牺牲层112，之后在去除掉牺牲层112形成的间隙中沉积导电材料(例如金属钨)。为了降低栅极电容，还需要在栅极层113的外围包覆高介电常数层114。
43.导电结构100的制备步骤需在栅极层113形成之后进行。为了实现导电结构100与栅极层113的连接，工艺过程中会经由预设孔115刻蚀掉与高介电常数层114相连的牺牲层112的一部分(如图3所示)。该过程需要一定的过掏窗口以确保每一层上的导电结构都能连接到栅极层113。但由于高介电常数层114刻蚀速率过高，刻蚀液体(如磷酸溶液)/刻蚀气体接触到高介电常数层114后，在很短时间内会将整面高介电常数层114全部去除，造成栅极层113的悬空，从而使栅极层113翘曲(图3虚线区域所示)，这可能引发器件损伤或者电性能缺陷等问题。栅极层113翘曲缺陷已成为3d nand制备工艺的难点之一。
44.本技术提出了一种三维存储器及其制造方法，可至少部分改善或解决上述问题。可在一道加工工序中形成导电层和栅极层，减少了加工步骤，释放了不同结构之间的设计窗口，从而节约成本、降低加工难度，并可避免在导电结构形成过程中，因栅极层外围的高介电常数层被刻蚀而造成的栅极层翘曲缺陷。
45.图4是根据本技术实施方式的三维存储器的制备方法1000的流程图。如图4所示，本技术提供一种三维存储器的制备方法1000包括：
46.步骤s1100，在叠层结构上形成预设孔，其中，叠层结构包括交替堆叠的电介质层和牺牲层，预设孔延伸至对应牺牲层并将对应牺牲层的一部分暴露；
47.步骤s1200，在预设孔内形成与牺牲层的暴露部分连接的预设层；
48.步骤s1300，去除预设层和牺牲层的至少部分形成空隙；以及
49.步骤s1400，在所述空隙中填充导电材料，形成彼此连接的导电层和栅极层。
50.应当理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所示步骤中的一些步骤可以是同时执行的或者可以是按照不同于图4所示的顺序执行的。
51.图5至图16是根据本技术实施方式的三维存储器的制备方法1000的工艺示意图。下面结合图5至图16进一步地描述上述步骤s1100至s1400。
52.步骤s1100，在叠层结构上形成预设孔，其中，叠层结构包括交替堆叠的电介质层和牺牲层，预设孔延伸至对应牺牲层并将对应牺牲层的一部分暴露。
53.如图5所示，在步骤s1100中，可在衬底210上形成叠层结构220。叠层结构220可由
电介质层130和牺牲层140依次叠置而成。在一些实施方式中，衬底210的材料例如可包括硅(例如单晶硅、多晶硅)、硅锗(sige)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)、砷化镓(gaas)、氮化镓(gan)、碳化硅(sic)或者其任意组合。在一些示例中，衬底210可包括基底211和位于基底上的复合层212，其中，基底211具有一定厚度，可作为在其上形成的器件结构(例如，叠层结构220)的结构支撑，作为一个选择，基底211在后续的一些工艺步骤中可予以去除。
54.在一些实施方式中，叠层结构220可以包括在垂直或大致垂直于衬底210的方向(z方向)上交替叠置的多个电介质层230和多个牺牲层240，在相同的刻蚀条件下，牺牲层240与电介质层230可具有较高的刻蚀选择比，以在后续工艺中去除牺牲层240时，电介质层230几乎不被去除。在一些示例中，用于牺牲层240的材料例如包括氮化硅，用于电介质层230的材料包括氧化硅。
55.示例性地，可以通过例如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或者其任意组合的薄膜沉积工艺在衬底210上交替形成多个牺牲层240和电介质层230来形成叠层结构220。
56.应当理解的是，叠层结构220的层数不限于图中所示的层数，而是可根据实际需求来设计叠层结构220的堆叠层数及堆叠高度，本技术对此不做具体限定。
57.在一些实施方式中，可在叠层结构220中形成多个虚设沟道结构250。示例性地，虚设沟道结构250的形成方法例如包括首先在叠层结构250内形成虚设沟道孔，之后在虚设沟道孔内依次形成阻挡层、电荷捕获层、隧穿层和沟道层以形成虚设沟道结构250。虚设沟道结构250可为后续牺牲层240移除工艺提供力学支撑。
58.在另一些实施方式中，可在虚设沟道孔内填充绝缘材料形成虚设沟道结构250。
59.在一些实施方式中，还包括形成沟道结构251(参考图17a所示)，沟道结构与虚设沟道结构可沿y方向排列。沟道结构251可位于三维存储器的核心区20内，预设孔260和虚设沟道结构250可位于三维存储器的虚设台阶区10内，虚设台阶区10与核心区20也沿y方向排列。沟道结构251的形成方法例如包括首先在叠层结构250内形成沟道孔，之后在沟道孔内依次形成阻挡层、电荷捕获层、隧穿层和沟道层以形成沟道结构251。示例性地，阻挡层、电荷捕获层和隧穿层可以为氧化硅-氮化硅-氧化硅(ono)结构。在一些示例中，沟道层能够用于输运所需的电荷(电子或空穴)。沟道层的材质包括p型掺杂的多晶硅。由沟道层限定的空间可填充沟道填充层，沟道填充层的材料例如包括氧化硅或氮氧化硅。
60.示例性地，可使用例如一种或多种薄膜沉积工艺(例如ald、cvd、pvd或其组合等工艺)依次顺序沉积的阻挡层、电荷捕获层及隧穿层，之后可以在隧穿层的远离沟道孔的一侧沉积沟道层。
61.图6是根据本技术实施方式的三维存储器形成预设孔260和隔离层270的示意图。如图6所示，可在叠层结构220的上侧(沿z方向)形成预设孔260。形成预设孔260的步骤包括首先在叠层结构220上侧形成初始预设孔260’(虚线框所示)，初始预设孔260’沿z的反方向贯穿位于叠层结构220上侧的部分电介质层230和牺牲层240，并将位于初始预设孔260’下侧的电介质层230暴露；之后在初始预设孔260’的侧壁形成隔离层270，隔离层270可保护暴露于初始预设孔260’侧壁的牺牲层240和电介质层230在后续刻蚀工艺中免遭去除；最后将电介质层230暴露于初始预设孔260’底部的部分刻蚀掉以形成预设孔260。在形成预设孔
260后，隔离层270位于预设孔260的侧壁上，预设孔260延伸至位于其下侧对应的牺牲层240，且将对应牺牲层240的一部分暴露。示例性地，可采用例如光刻和刻蚀等工艺去除叠层结构220上侧的一部分形成预设孔260。在一些实施方式中，预设孔260的关键尺寸大于虚设沟道结构250的关键尺寸。需要说明的，在半导体结构中，用关键尺寸来描述结构特征。对于预设孔260和来说，关键尺寸可指其底部的尺寸h1，对于虚设沟道结构250来说，关键尺寸可指其在x方向上的尺寸h2。
62.在一些实施方式中，隔离层270还形成于叠层结构220的上表面。示例性地，可以通过例如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或者其任意组合的薄膜沉积工艺形成隔离层270。形成隔离层270的材料例如可选氧化硅。
63.在一些实施方式中，叠层结构220的上侧可具有多个预设孔260，多个预设孔260中的每一个预设孔260都将位于其下侧的牺牲层240暴露出来。每一个预设孔260暴露出的牺牲层240位于不同的堆叠层数上。
64.需要说明的是，图6所示的预设孔260的形状仅为示例性说明，并非是对预设孔260构形的限定，本领域技术人员可以根据不同存储器件的具体结构需求设计合适的预设孔260形状，本技术对此不做限定。
65.步骤s1200，在预设孔内形成与牺牲层的暴露部分连接的预设层。
66.图7是根据本技术实施方式的三维存储器形成预设层280的示意图。如图7所示，可在位于预设孔260侧壁上的隔离层270的内侧形成预设层280，预设层280的下端(z的反方向)与牺牲层240暴露出的部分相连。在一些实施方式中，预设层280的下端未将牺牲层240暴露出的部分完全覆盖，在形成预设层280后牺牲层240仍有一部分(图6所示牺牲层240的位于图7间隙241’内的部分，即虚线框所示牺牲层第三部分241)被预设孔260的剩余部分暴露。
67.在一些实施方式中，预设层280还形成于位于叠层结构220上侧的隔离层270的上表面。可采用例如化学机械抛光等工艺将该部分预设层280去除，并进行平整化处理，使位于叠层结构220上的隔离层270的上表面形成平整或大致平整的平面。在一些实施方式中，预设层280还形成于预设孔260的底部，该预设层部分会在间隙241’刻蚀工艺步骤中一并去除以保证填充层290延伸至电介质层230上，从而在后续形成第二空隙312的过程中填充层290具有支撑结构以避免塌陷。位于预设孔260内的预设层280被保留，且其上端被暴露。隔离层270在x方向上将牺牲层240和电介质层230与预设层280完全隔离，可避免后续刻蚀预设层280工艺中，刻蚀溶液或刻蚀气体对预设层280外侧(包括x方向和x的反方向)的牺牲层240造成误刻蚀。
68.示例性地，预设层280的材料可与牺牲层240的材料相同，例如为氮化硅等。可以通过例如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或者其任意组合的薄膜沉积工艺形成预设层280。
69.在一些实施方式中，形成预设层280后，可将预设层280的位于预设孔260底部的部分以及牺牲层第三部分241去除形成间隙241’，间隙241’将位于牺牲层第三部分241下侧的电介质层230的一部分暴露。可采用例如刻蚀等工艺去除预设层280的位于预设孔260底部的部分和牺牲层第三部分241。
70.如图8所示，在形成预设层280后，还包括在预设孔260的剩余空间，以及去除牺牲
层第三部分241后形成的间隙241’内形成填充层290。填充层290的下表面与电介质层230接触。牺牲层240可与填充层290具有较高的刻蚀选择比，从而在后续刻蚀工艺中去除牺牲层第二部分243(图10b所示)时，使刻蚀方向包括沿x反方向进行，以提高对牺牲层第二部分243的刻蚀效率。示例性地，形成填充层290的材料包括绝缘材料，例如氧化物。可采用诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或者其任意组合的薄膜沉积工艺形成填充层290。
71.步骤s1300，去除预设层和牺牲层的至少部分形成空隙。
72.图9是根据本技术实施方式的三维存储器形成第一保护层300和栅线缝隙310的示意图。如图9所示，可形成沿z的反方向贯穿叠层结构220并沿y方向延伸的栅线缝隙310。示例性地，栅线缝隙310可沿z反方向依次贯穿虚设台阶区10以及存储区20(参考图10a)。栅线缝隙310位于预设层280的靠近虚设沟道结构250的一侧，例如可包括预设层280的沿x反方向的一侧。
73.图10a是根据本本技术实施方式的三维存储器的俯视图。如图10a所示，在形成栅线缝隙310之后，还包括形成第一保护层300，第一保护层300将隔离层270、预设层280以及填充层290完全覆盖。在一些实施方式中，第一保护层300还位于核心区20内，并将栅线缝隙310的位于核心区20内的部分填充。示例性地，可以使用一种或多种薄膜沉积工艺(例如ald、cvd、pvd或其组合等工艺)形成第一保护层300。第一保护层300的材料例如包括碳材料、多晶硅等。
74.图10b是图10a沿a-a方向的截面图。如图10b所示，栅线缝隙310的位于虚设台阶区10内的部分未被填充，可经由栅线缝隙310未被填充的部分去除牺牲层第一部分(未示出)形成间隙242’。可通过调整例如时间、温度、刻蚀剂浓度等工艺参数控制牺牲层240的去除量，以实现间隙242’所在的区域贯穿有虚设沟道结构250。虚设沟道结构250可在牺牲层第一部分被去除时，及在牺牲层第一部分被去除后为电介质层230提供力学支撑，维持其物理构型的稳定。在此工艺过程中，由于栅线缝隙310的位于核心区20内的部分被第一保护层300覆盖，第一保护层300可保护预设层280和与预设层280连接并延伸至核心区20(例如，沿y方向延伸)中的牺牲层第二部分243(图10b虚线框所示)不被去除，从而保证后续工艺去除牺牲层第二部分243的量可控。
75.示例性地，可采用例如光刻和刻蚀工艺进行重复的蚀刻-修剪形成栅线缝隙310。并可采用例如湿法刻蚀等工艺去除牺牲层第一部分。
76.图11是根据本技术实施方式的三维存储器形成第二保护层320的工艺示图。如图11所示，在形成间隙242’后可通过例如刻蚀及化学机械抛光等工艺去除第一保护层300，并可在间隙242’和栅线缝隙310的位于虚设台阶区10的部分内形成第二保护层320。示例性地，第二保护层320的材料可与第一保护层300的材料相同，例如为碳材料或多晶硅等。形成第二保护层320的工艺可包括一种或多种薄膜沉积工艺(例如ald、cvd、pvd或其组合等工艺)。
77.图12是根据本技术实施方式的三维存储器形成第二空隙312的工艺示图。如图12所示，可通过去除预设层280以及牺牲层第二部分243形成第二空隙312。第二空隙312的一部分位于两层电介质层230之间，该部分的一端与第二保护层320相接，其关键尺寸大于虚设沟道结构250的关键尺寸。该部分可延伸至核心区20，并将沟道结构251的位于两电介质
层230之间的部分暴露。在一些实施方式中，该部分可延伸至核心区20并可沿x方向和/或y方向贯穿整个核心区20。第二空隙312的另一部分与隔离层270的内壁相接，并贯穿位于叠层结构220上侧的部分电介质层370和牺牲层240，且与第二空隙312的位于两电介质层230之间的部分相通。示例性地，可通过例如湿法刻蚀等工艺形成第二空隙312。每一层牺牲层240上均有与预设层280接触的牺牲层第二部分243。
78.如图13所示，可去除间隙242’中的第二保护层320形成第一空隙311，第一空隙311与第二空隙312连通。具体地，第一空隙311的靠近第二空隙312的一侧与第二空隙312的位于两电介质层230之间的部分连接。在此工艺步骤中，还包括去除栅线缝隙310中的第二保护层320。示例性地，可采用湿法刻蚀工艺去除第二保护层320。
79.需要说明的是，本技术附图13中第一空隙311和第二空隙312的位于两电介质层230之间的部分在x方向上的接触位置a1仅为示例性说明，其并非是对本技术的限制。例如接触位置还可为位于a2处，此时可分别去除预设层280以及牺牲层240的一部分，形成连通的空隙。该空隙的远离衬底210的一端暴露，以作为后续工艺的填充导电材料的开口。
80.步骤s1400，在所述空隙中填充导电材料，形成彼此连接的导电层和栅极层。
81.图14至图16是根据本技术实施方式的三维存储器形成栅极层330的工艺示图。如图14所示，可在第一空隙311和第二空隙312中一并填充导电材料。导电材料位于隔离层270内壁上的部分形成导电层340；导电材料位于两电介质层240之间的部分形成栅极层330。栅极层330位于核心区20内的部分贯穿有沟道结构251，栅极层330位于台阶区10内的部分贯穿有虚设沟道结构250并与导电层340连接。在一些实施方式中，初始导电材料填充于第一空隙311和第二空隙312中，并填充于栅线缝隙310的底部和侧壁，以及覆盖在位于叠层结构220上的隔离层270的上表面。可去除初始导电材料的填充于栅线缝隙310的底部、侧壁，和覆盖在位于叠层结构220上的隔离层270的上表面的部分，形成上述导电材料(图15所示)。
82.在一些实施方式中，可在第一空隙311和第二空隙312的侧壁采用例如薄膜沉积工艺形成高介电常数层(未示出)，之后在高介电常数层的内部填充导电材料，高介电常数层可将导电材料的表面覆盖。
83.在另一些实施方式中，可在第一空隙311和第二空隙312中采用例如薄膜沉积工艺依次形成高介电常数层、粘合层(未示出)、以及栅极层330。示例性地，高介电常数层可由例如包括二氧化铪、氧化镧、三氧化二铝、五氧化二钽、氧化钇、硅酸铪氧化合物、氧化硅、氮化硅、二氧化锆，钛酸锶或硅酸锆氧化合物等的高介电常数材料形成。粘合层的材料可以例如包括钛、氮化钛、钽、氮化钽或者其任意组合。栅极层330可由例如包括钨、钴、铜、铝或者其任意组合的导电材料形成。
84.示例性地，上述初始导电材料/导电材料例如可包括金属钨、钴、铜、铝、掺杂晶体硅或者硅化物中的任一种组合。可采用诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或者其任意组合的薄膜沉积工艺形成初始导电材料，并可采用刻蚀和化学机械抛光等工艺去除初始导电材料的填充于栅线缝隙310的底部、侧壁，和覆盖在位于叠层结构220上的隔离层270的上表面的部分，形成上述导电材料。
85.在一些实施方式中，为保证位于两层电介质层230之间的栅极层330不互连，在刻蚀掉栅线缝隙310的侧壁上的初始导电材料时，还会对位于两电介质层230之间的导电材料进行过刻蚀，使其形成凹槽状。如图16所示，可采用薄膜沉积工艺在该凹槽内填充绝缘材料
350，并在栅线缝隙310的剩余空间沉积填充材料360。填充材料360的材质包括绝缘材料和/或导电材料。
86.本技术的另一方面还提供了一种三维存储器。该三维存储器可采用上述任一实施方式中的制备方法制备。
87.参考图17a所示，三维存储器包括堆叠结构220’以及多个导电结构400。在一些实施方式中，堆叠结构220’包括交替堆叠的电介质层230和栅极层330。多个导电结构400位于堆叠结构220’内，并穿过堆叠结构220’的第一表面(上表面)分别延伸至各堆叠层数不同的栅极层330。导电结构400可包括导电层340和填充层290。导电层与堆叠层数不同的栅极层330中的一层相连，导电层340围绕填充层290，并且位于填充层290的远离第一表面(沿z的反方向)一侧的电介质层230分别与填充层290和第一栅极层330’连接，第一栅极层330’为栅极层330中与导电层340连接的栅极层。
88.在一些实施方式中，第一栅极层330’的靠近电介质层230的整个表面(与x方向平行)以及导电层340的外侧覆盖有高介电常数层(未示出)。在一些实施方式中，高介电常数层包括高介电常数层第一部分和高介电常数层第二部分，覆盖第一栅极层330’的靠近电介质层230的整个表面的为高介电常数层第一部分，位于所述导电层340的外侧，并包围导电层340的为所述高介电常数层第二部分。高介电常数层的存在可降低栅极电容。
89.在一些实施方式中，导电结构400还包括隔离层270，其位于高介电常数层第二部分的外侧，并包围高介电常数层第二部分。示例性地，隔离层270的三维构型可与导电层340相同，例如为环状柱体结构。在一些实施方式中，三维存储器还包括半导体层210’，以及隔离层270还可形成于堆叠结构220’的远离半导体层210’的一侧。
90.在一些实施方式中，导电层340在半导体层210’上的投影形状包括环形，填充层290在半导体层210’上的投影位于该环形包围的区域内，填充层290的下端(沿z的反方向)与电介质层230相连。示例性地，导电层340贯穿堆叠结构220’的上侧的部分，并与所述栅极层330连接。导电层340的三维构型可为环状柱体结构。
91.图17b是根据本技术实施方式的三维存储器的俯视图(图17a是图17b沿b-b方向的截面图)。如图17b所示，三维存储器包括沿y方向排列的虚设台阶区10和核心区20，核心区20内贯穿有沟道结构251，虚设台阶区10内贯穿有虚设沟道结构250和导电结构400。虚设沟道结构250和导电结构400可沿x方向排列并通过栅极层330连接，沟道结构251和导电结构400可沿y方向排列并也通过栅极层330连接。虚设沟道结构250的关键尺寸小于导电结构的关键尺寸。需要说明的，图17b示出的虚设沟道结构250、导电结构400以及沟道结构251的数量和排列方式仅为示例性说明，其目的在于方便本领域技术人员对本技术方案的理解，而并非是对本技术的限定。
92.在一些实施方式中，堆叠结构220’位于核心区20的部分包括交替堆叠的电介质层230和栅极层330。在台阶区10，栅极层330与牺牲层240位于同一堆叠层上，电介质层230与栅极层330交替堆叠，并与240牺牲层交替堆叠。
93.在一些实施方式中，三维存储器还包括栅线隙结构370。虚设沟道结构250和栅线隙结构370均贯穿堆叠结构220’并延伸至半导体层210’。虚设沟道结构250位于虚设台阶区10，并位于导电结构400沿x反方向的一侧。栅线隙结构370的外侧(x方向或x反方向)还填充有绝缘材料350，绝缘材料350可将栅极层330与栅线隙结构370隔开。
94.在一些实施方式中，堆叠结构220’的上部分区域可具有多个导电结构400，导电结构400中的每一导电结构400都与位于其下侧的栅极层330相连。不同导电结构400连接的栅极层330位于堆叠结构220’中的不同层数上。
95.图18a是根据本技术另一些实施方式的三维存储器的俯视图；图18b是图18a沿c-c方向的截面图。图18a示出了具有多行数的沟道阵列。如图18b所示，堆叠结构220’中可具有多个导电结构(包括导电结构400及400’)。导电结构400和导电结构400’分别与堆叠层数不同的栅极层330相连，例如导电结构400’与栅极层330中的第一层连接，导电结构400与栅极层330中的第三层连接。
96.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
97.本技术的再一方面还提供了一种三维存储器系统，如图19所示，该三维存储系统包括本技术任一实施方式中的三维存储器501以及控制器502。三维存储器501包括多个具有存储功能的存储串，每个存储串可由多个存储单元构成。控制器502可通过外围电路与三维存储器301电连接，并被配置为控制存储串的操作。
98.在一些实施方式中，存储器501与控制器502电连接，并受控于控制器502。控制器502例如可控制存储器501中的存储单元(未示出)施加不同的电压信号，以达到控制存储器501执行例如读操作、编程操作以及擦除操作中的至少一种的效果。
99.在一些实施方式中，控制器502可被配置为控制存储器501的操作，例如读取、编程和擦除操作等。控制器502还可以被配置为管理与存储在或者将被存储在存储器501中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。
100.在一些实施方式中，三维存储器501包括3d nand存储器，3dnand存储器包括多个以三维堆叠方式排布的存储单元。在一些实施方式中，三维存储器系统还包括连接器503，连接器503可与例如主机等设备连接，以进行数据信息的传输发送。
101.在一些实施方式中，三维存储器系统包括固态硬盘(ssd)、存储卡或者其二者的任一组合。在一些实施方式中，控制器502和存储器501可被集成到ssd上形成三维存储器系统。ssd的存储容量和/或操作速度可高于存储卡的存储容量和/或操作速度。本技术任一实施方式的三维存储器501均可应用于例如存储棒、pc卡、紧凑闪存(cf)卡、智能媒体(sm)卡、多媒体卡、sd卡、通用闪存存储卡(ufs)等存储设备或存储卡中。
102.以上描述仅为本技术的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。