半导体结构及其制作方法与流程

1.本发明实施例涉及一种半导体结构及其制作方法。


背景技术：

2.已开发多种晶体管结构来满足各种设计标准。薄膜晶体管(thin film transistor，tft)(包括具有氧化物半导体沟道层的tft)是后道(back-end-of-line，beol)集成的有吸引力的选择，因为tft制作工艺通常在较低的温度下进行操作且与现有的beol工艺兼容且不会损坏先前制作的器件。


技术实现要素：

3.根据本发明的实施例，一种半导体结构包括：源极电极、漏极电极、鳍结构、半导体沟道层、栅极介电层以及栅极电极。所述鳍结构在所述源极电极的相应侧壁与所述漏极电极的相应侧壁之间延伸且接触所述源极电极的所述相应侧壁及所述漏极电极的所述相应侧壁。所述半导体沟道层位于所述鳍结构的上表面、第一侧表面及第二侧表面之上，其中所述半导体沟道层包括位于所述鳍结构的所述第一侧表面之上的第一垂直部分及位于所述鳍结构的所述第二侧表面之上的第二垂直部分，且其中所述半导体沟道层的所述第一垂直部分及所述第二垂直部分接触所述源极电极的所述相应侧壁及所述漏极电极的所述相应侧壁。所述栅极介电层位于所述半导体沟道层之上。所述栅极电极位于所述栅极介电层之上。
4.根据本发明的实施例，一种半导体结构包括：层堆叠、栅极介电层以及一对导电字线。所述层堆叠，位于第一介电层之上，所述层堆叠包括第一电极、一对第二电极、一对鳍结构以及半导体沟道层。所述一对第二电极位于所述第一电极的相对的侧上且沿着第一水平方向与所述第一电极在侧向上隔开。所述一对鳍结构沿着所述第一水平方向延伸，所述一对鳍结构中的每一鳍结构在所述第一电极的侧壁与所述一对第二电极中的相应第二电极的侧壁之间延伸且接触所述第一电极的所述侧壁及所述相应第二电极的所述侧壁。所述半导体沟道层位于所述一对第二电极中的一第二电极的上表面及侧壁、所述一对鳍结构中的第一鳍结构的上表面及侧表面、所述第一电极的上表面及两个相对的侧壁、所述一对鳍结构中的第二鳍结构的上表面及侧表面以及所述一对第二电极中的另一第二电极的侧壁及上表面之上。所述栅极介电层位于所述层堆叠的上表面及侧表面之上。所述一对导电字线位于所述栅极介电层之上且沿着垂直于所述第一水平方向的第二水平方向延伸，且沿着所述第一水平方向彼此在侧向上间隔开，其中所述一对导电字线中的每一导电字线在所述层堆叠的所述一对鳍结构中的相应鳍结构之上延伸。
5.根据本发明的实施例，一种制作半导体结构的方法包括以下步骤。在支撑衬底之上形成源极电极及漏极电极。在所述源极电极与所述漏极电极之间形成鳍结构，其中所述鳍结构接触所述源极电极的相应侧壁及所述漏极电极的相应侧壁。在所述鳍结构的上表面、第一侧表面及第二侧表面之上形成半导体沟道层，其中所述半导体沟道层包括位于所
述鳍结构的第一侧表面之上的第一垂直部分及位于所述鳍结构的所述第二侧表面之上的第二垂直部分，且所述半导体沟道层的所述第一垂直部分及所述第二垂直部分接触所述源极电极的所述相应侧壁及所述漏极电极的所述相应侧壁。在所述半导体沟道层之上形成栅极介电层。在所述栅极介电层之上形成栅极电极。
附图说明
6.结合附图阅读以下详细说明，会最好地理解本公开的各方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
7.图1a是根据本公开实施例的在形成晶体管器件的阵列之前的第一示例性结构的垂直剖视图。
8.图1b是根据本公开实施例的在形成晶体管器件的阵列期间的第一示例性结构的垂直剖视图。
9.图1c是根据本公开实施例的在形成上部层级金属内连线结构(upper-level metal interconnect structure)之后的第一示例性中间结构的垂直剖视图。
10.图2a是根据本公开实施例的在形成多个晶体管器件的工艺期间的示例性结构的俯视图。
11.图2b是沿着图2a中的线a-a’的示例性结构的垂直剖视图。
12.图2c是沿着图2a中的线b-b’的示例性结构的垂直剖视图。
13.图3a是根据本公开实施例的在形成多个晶体管器件的工艺期间的示例性结构的俯视图，示出嵌置在介电层中的第一电极及第二电极。
14.图3b是沿着图3a中的线a-a’的示例性结构的垂直剖视图。
15.图3c是沿着图3a中的线b-b’的示例性结构的垂直剖视图。
16.图4a是根据本公开实施例的在形成多个晶体管器件的工艺期间的示例性结构的俯视图，示出位于第一电极的上表面、第二电极的上表面及介电层的上表面之上的图案化掩模。
17.图4b是沿着图4a中的线a-a’的示例性结构的垂直剖视图。
18.图4c是沿着图4a中的线b-b’的示例性结构的垂直剖视图。
19.图5a是根据本公开实施例的在蚀刻工艺之后形成多个晶体管器件的工艺期间的示例性结构的俯视图，蚀刻工艺移除介电层的部分且形成接触第一电极及第二电极的鳍结构。
20.图5b是沿着图5a中的线a-a’的示例性结构的垂直剖视图。
21.图5c是沿着图5a中的线b-b’的示例性结构的垂直剖视图。
22.图5d是沿着图5a中的线c-c’的示例性结构的垂直剖视图。
23.图5e是示出根据本公开实施例的位于介电层之上的鳍结构的透视图。
24.图6a是根据本公开实施例的在形成多个晶体管器件的工艺期间的示例性结构的俯视图，示出形成在第一电极的上表面及第二电极的上表面之上以及鳍结构的上表面及侧表面之上的半导体沟道层。
25.图6b是沿着图6a中的线a-a’的示例性结构的垂直剖视图。
26.图6c是沿着图6a中的线b-b’的示例性结构的垂直剖视图。
27.图6d是沿着图6a中的线c-c’的示例性结构的垂直剖视图。
28.图6e是沿着图6a中的线d-d’的示例性结构的垂直剖视图。
29.图6f是沿着图6a中的线e-e’的示例性结构的垂直剖视图。
30.图6g是示出根据本公开实施例的位于鳍结构之上的半导体沟道层的透视图。
31.图7a是根据本公开实施例的在形成多个晶体管器件的工艺期间的示例性结构的俯视图，示出形成在多个层堆叠的上表面及侧表面之上以及介电层的上表面之上的栅极介电层。
32.图7b是沿着图7a中的线a-a’的示例性结构的垂直剖视图。
33.图7c是沿着图7a中的线b-b’的示例性结构的垂直剖视图。
34.图7d是沿着图7a中的线c-c’的示例性结构的垂直剖视图。
35.图7e是沿着图7a中的线d-d’的示例性结构的垂直剖视图。
36.图7f是沿着图7a中的线e-e’的示例性结构的垂直剖视图。
37.图7g是示出根据本公开实施例的位于鳍结构之上的栅极介电层的透视图。
38.图8a是根据本公开实施例的在形成多个晶体管器件的工艺期间的示例性结构的俯视图，示出形成在栅极介电层之上的字线填充材料及介电材料层。
39.图8b是沿着图8a中的线a-a’的示例性结构的垂直剖视图。
40.图8c是沿着图8a中的线b-b’的示例性结构的垂直剖视图。
41.图8d是沿着图8a中的线c-c’的示例性结构的垂直剖视图。
42.图8e是沿着图8a中的线d-d’的示例性结构的垂直剖视图。
43.图8f是沿着图8a中的线e-e’的示例性结构的垂直剖视图。
44.图8g是示出根据本公开实施例的位于鳍结构之上的字线填充材料的透视图。
45.图9a是根据本公开实施例的在形成多个晶体管器件的工艺期间的示例性结构的俯视图，示出由介电材料层隔开且在侧向上环绕的多条字线。
46.图9b是沿着图9a中的线a-a’的示例性结构的垂直剖视图。
47.图9c是沿着图9a中的线b-b’的示例性结构的垂直剖视图。
48.图9d是沿着图9a中的线c-c’的示例性结构的垂直剖视图。
49.图9e是沿着图9a中的线d-d’的示例性结构的垂直剖视图。
50.图9f是示出根据本公开实施例的位于鳍结构之上的字线的透视图。
51.图10a是根据本公开实施例的示例性结构的俯视图，示出包括穿过介电材料层形成的导通孔的多个晶体管器件。
52.图10b是沿着图10a中的线a-a’的示例性结构的垂直剖视图。
53.图10c是沿着图10a中的线b-b’的示例性结构的垂直剖视图。
54.图11a是根据本公开实施例的在形成多个晶体管器件的工艺期间的示例性结构的俯视图，示出嵌置在具有下凹的上表面的介电材料层中的第一电极及第二电极。
55.图11b是沿着图11a中的线a-a’的示例性结构的垂直剖视图。
56.图11c是沿着图11a中的线b-b’的示例性结构的垂直剖视图。
57.图12a是根据本公开实施例的在形成多个晶体管器件的工艺期间的示例性结构的俯视图，示出位于第一电极的上表面、第二电极的上表面及介电材料的上表面之上的图案
化掩模。
58.图12b是沿着图12a中的线a-a’的示例性结构的垂直剖视图。
59.图13a是根据本公开实施例的在蚀刻工艺之后形成多个晶体管器件的工艺期间的示例性结构的俯视图，蚀刻工艺移除介电层的部分且形成接触第一电极及第二电极的鳍结构。
60.图13b是沿着图13a中的线a-a’的示例性结构的垂直剖视图。
61.图13c是沿着图13a中的线b-b’的示例性结构的垂直剖视图。
62.图13d是沿着图13a中的线c-c’的示例性结构的垂直剖视图。
63.图14a是根据本公开实施例的在形成多个晶体管器件的工艺期间的示例性结构的俯视图，示出半导体沟道层，所述半导体沟道层形成在第一电极的上表面及第二电极的上表面之上以及鳍结构的上表面及侧表面之上，且在半导体沟道层的垂直部分及水平部分之上接触第一电极的侧壁及第二电极的侧壁。
64.图14b是沿着图14a中的线a-a’的示例性结构的垂直剖视图。
65.图14c是沿着图14a中的线b-b’的示例性结构的垂直剖视图。
66.图14d是沿着图14a中的线c-c’的示例性结构的垂直剖视图。
67.图15是示出根据本公开各种实施例的形成tft器件的方法的步骤的流程图。
具体实施方式
68.以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
69.此外，为易于说明，本文中可能使用例如「在
…
之下(beneath)」、「在
…
下方(below)」、「下部的(lower)」、「在
…
上方(above)」、「上部的(upper)」等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。除非另有明确说明，否则具有相同参考编号的每一元件被认为具有相同的材料组合物且具有处于相同厚度范围内的厚度。
70.一般来说，可使用本公开的结构及方法来形成包括至少一个晶体管(例如，薄膜晶体管(tft))(例如多个晶体管(例如，多个tft))的半导体结构。可在任何衬底(可为绝缘衬底、导电衬底或半导体衬底)之上形成晶体管。在利用导电衬底或半导体衬底的实施例中，可使用至少一个绝缘层在薄膜晶体管与下伏的衬底之间提供电隔离。在其中使用例如单晶硅衬底等半导体衬底的实施例中，可在半导体衬底上形成使用半导体衬底的部分作为半导体沟道的场效晶体管(field effect transistor，fet)，且可在场效晶体管之上形成嵌置在内连线层级介电层中的金属内连线结构。可在包括半导体沟道的场效晶体管之上及金属
内连线结构之上形成晶体管，所述金属内连线结构在本文中被称为下部层级金属内连线结构。在一些实施例中，根据本公开各种实施例的晶体管可形成半导体存储器器件或者可为半导体存储器器件的一部分。
71.晶体管器件(例如tft器件，包括氧化物半导体)的制作是后道(beol)集成的有吸引力的选择，因为tft可在低温下进行处理，且因此将不会损坏先前制作的器件。
72.一些tft器件(包括使用后道(beol)工艺形成的一些tft器件)的一个问题是晶体管的驱动电流可能相对小。可用于增大驱动电流的一种方式是增大tft器件的源极电极及漏极电极与半导体沟道之间的接触区域(contact area)。然而，对于平面tft器件(其中源极电极及漏极电极接触半导体沟道的平行于支撑衬底的表面延伸的水平表面)，增大tft器件的源极电极及漏极电极与半导体沟道之间的接触区域一般来说将形成占据芯片上的附加空间的更大的tft器件。
73.替代设计包括将tft器件结构旋转90
°
，使得源极电极及漏极电极与半导体沟道之间的接触区域在垂直于支撑衬底的表面的垂直方向上延伸。此种设计可能有助于保存芯片上有价值的不动产(real estate)。然而，可能难以沿着垂直方向维持半导体沟道与源极电极及漏极电极之间的有效接触。此种垂直器件易于在半导体沟道的表面与源极电极的对应表面和/或漏极电极的对应表面之间出现未对准误差，此可能使tft器件可能无法工作。
74.据以，各种实施例会提供晶体管器件(例如，tft器件)及形成晶体管器件的方法，所述晶体管器件具有接触源极电极的相应侧壁及漏极电极的相应侧壁的鳍形半导体沟道层。在各种实施例中，半导体沟道层可形成在鳍结构之上，鳍结构在源极电极的相应侧壁与漏极电极的相应侧壁之间延伸且接触源极电极的相应侧壁及漏极电极的相应侧壁。通过在源极电极的侧壁与漏极电极的侧壁之间延伸的鳍结构之上形成沟道层，半导体沟道层可具有鳍形结构，所述鳍形结构包括位于鳍结构的相对的侧表面之上的一对垂直延伸部分以及位于鳍结构的上表面之上的水平延伸部分。鳍形半导体沟道层的垂直延伸部分可接触源极电极的相应侧壁及漏极电极的相应侧壁。在一些实施例中，鳍形半导体沟道层的垂直延伸部分及水平延伸部分二者可接触源极电极的侧壁及漏极电极的侧壁。半导体沟道层也可接触源极电极的上表面及漏极电极的上表面。根据各种实施例的具有鳍形半导体沟道层的晶体管器件(例如，tft器件)可增大晶体管器件的半导体沟道层与源极电极及漏极电极之间的接触区域，此可导致晶体管器件的驱动电流增大，而不要求对晶体管器件的大小的任何显著增大。此外，由于半导体沟道层可沉积于在源极电极的相应侧壁与漏极电极的相应侧壁之间延伸且接触源极电极的相应侧壁及漏极电极的相应侧壁的鳍结构之上，因此可避免半导体沟道层与源极电极及漏极电极之间的未对准且可维持晶体管器件的半导体沟道层与源极电极及漏极电极之间的有效接触。
75.参照图1a，示出根据本公开各种实施例的在形成薄膜晶体管(tft)器件的阵列之前的根据本公开实施例的第一示例性结构的垂直剖视图。第一示例性结构包括包含半导体材料层10的衬底8。衬底8可包括：块状半导体衬底(例如硅衬底)，其中半导体材料层从衬底8的顶表面连续地延伸到衬底8的底表面；或者绝缘体上半导体层，包括半导体材料层10作为上覆在掩埋式绝缘层(例如氧化硅层)上的顶部半导体层。示例性结构可包括各种器件区50及52。在一个非限制性实施例中，器件区50可为存储器阵列区，其中可随后形成易失性存储器单元或非易失性存储器单元的至少一个阵列。器件区52可为外围逻辑区，其中可随后
形成存储器单元的阵列与包括场效晶体管的外围电路之间的电连接。可采用器件区50(如存储器阵列区)及器件区52(如逻辑区)的区域来形成外围电路的各种元件。
76.在前道(front-end-of-line，feol)操作期间，可在半导体材料层10上和/或半导体材料层10中形成例如场效晶体管(fet)等半导体器件。举例来说，可通过形成浅沟槽且随后使用例如氧化硅等介电材料填充浅沟槽而在半导体材料层10的上部部分中形成浅沟槽隔离结构12。其他合适的介电材料也处于本公开的预期范围内。可通过实行掩蔽离子植入工艺而在半导体材料层10的上部部分的各个区中形成各种掺杂阱(未明确示出)。
77.可通过对栅极介电层、栅极电极层及栅极顶盖介电层进行沉积及图案化而在衬底8的顶表面之上形成栅极结构20。每一栅极结构20可包括栅极介电质22、栅极电极24及栅极顶盖介电质28的垂直堆叠(在本文中被称为栅极堆叠)。可实行离子植入工艺以形成延伸植入区，所述延伸植入区可包括源极延伸区及漏极延伸区。可在栅极堆叠周围形成介电栅极间隔件26。栅极堆叠与介电栅极间隔件26的每一总成构成栅极结构20。可实行附加的离子植入工艺，所述附加的离子植入工艺使用栅极结构20作为自对准植入掩模来形成深有源区。此种深有源区可包括深源极区及深漏极区。深有源区的上部部分可与延伸植入区的部分交叠。延伸植入区与深有源区的每一组合可构成有源区14，依据电偏置而定，有源区14可为源极区或漏极区。可在邻近的一对有源区14之间在每一栅极堆叠之下形成半导体沟道15。可在每一有源区14的顶表面上形成金属-半导体合金区18。可在半导体材料层10上形成场效晶体管。每一场效晶体管可包括栅极结构20、半导体沟道15、一对有源区14(所述一对有源区14中的一者用作源极区且所述一对有源区14中的另一者用作漏极区)及可选的金属-半导体合金区18。可在半导体材料层10上设置互补金属氧化物半导体(complementary metal-oxide-semiconductor，cmos)电路75，互补金属氧化物半导体(cmos)电路75可包括用于晶体管(例如薄膜晶体管(tft))的阵列的外围电路及随后将形成的存储器器件。
78.随后可形成各种内连线层级结构，所述各种内连线层级结构是在形成场效晶体管的阵列之前形成且在本文中被称为下部内连线层级结构。在随后将在两层的内连线层级金属线之上形成tft的二维阵列及存储器器件的情况下，下部内连线层级结构可包括接触件层级结构l0、第一内连线层级结构l1及第二内连线层级结构l2。接触件层级结构l0可包括平坦化介电层31a及各种接触件通孔结构41v，平坦化介电层31a包含例如氧化硅等可平坦化介电材料，接触件通孔结构41v接触有源区14或栅极电极24中的相应一者且形成在平坦化介电层31a内。第一内连线层级结构l1包括第一内连线层级介电(interconnect level dielectric，ild)层31b及形成在第一ild层31b内的第一金属线41l。第一ild层31b也被称为第一线层级介电层。第一金属线41l可接触接触件通孔结构41v中的相应一者。第二内连线层级结构l2包括第二ild层32，第二ild层32可包括第一通孔层级介电材料层与第二线层级介电材料层或者线及通孔层级介电材料层的堆叠。第二ild层32可形成有第二内连线层级金属内连线结构，第二内连线层级金属内连线结构包括第一金属通孔结构42v及第二金属线42l。第二金属线42l的顶表面可与第二ild层32的顶表面共面。
79.图1b是根据本公开实施例的在形成tft器件的阵列期间的第一示例性结构的垂直剖视图。参照图1b，可在第二内连线层级结构l2之上在器件区50中形成tft器件的阵列95。以下随后详细阐述tft器件的阵列95的结构及处理步骤的细节。可在tft器件的阵列95的形成工艺期间形成第三ild层33。在tft器件的阵列95的层级之上形成的所有结构的集合在本
文中被称为第三内连线层级结构l3。
80.图1c是根据本公开实施例的在形成上部层级金属内连线结构之后的第一示例性结构的垂直剖视图。参照图1c，可在第三ild层33中形成第三内连线层级金属内连线结构。第三内连线层级金属内连线结构可包括第二金属通孔结构43v及第三金属线43l。随后可形成附加的内连线层级结构，附加的内连线层级结构在本文中被称为上部内连线层级结构。举例来说，上部内连线层级结构可包括第四内连线层级结构l4、第五内连线层级结构l5、第六内连线层级结构l6及第七内连线层级结构l7。第四内连线层级结构l4可包括其中形成有第四内连线层级金属内连线结构的第四ild层34，第四内连线层级金属内连线结构可包括第三金属通孔结构44v及第四金属线44l。第五内连线层级结构l5可包括其中形成有第五内连线层级金属内连线结构的第五ild层35，第五内连线层级金属内连线结构可包括第四金属通孔结构45v及第五金属线45l。第六内连线层级结构l6可包括其中形成有第六内连线层级金属内连线结构的第六ild层36，第六内连线层级金属内连线结构可包括第五金属通孔结构46v及第六金属线46l。第七内连线层级结构l7可包括其中形成有第六金属通孔结构47v(第六金属通孔结构47v是第七内连线层级金属内连线结构)及金属结合焊盘47b的第七ild层37。金属结合焊盘47b可被配置用于焊料结合(其可采用受控塌陷芯片连接(controlled collapse chip connection，c4)球结合或配线结合(wire bonding))，或者可被配置用于金属对金属结合(例如铜对铜结合)。
81.每一ild层可被称为ild层30。内连线层级金属内连线结构中的每一者可被称为金属内连线结构40。位于同一内连线层级结构(例如内连线层级结构l2到l7)内的金属通孔结构与上覆的金属线的每一连续组合可通过采用两个单镶嵌工艺而被依序形成为两个不同的结构，或者可通过采用双镶嵌工艺而被同时形成为整体结构。金属内连线结构40中的每一者可包括各自的金属衬垫(例如具有介于从2纳米(nm)到20nm的范围内的厚度的tin、tan或wn的层)及各自的金属填充材料(例如w、cu、co、mo、ru、其他元素金属、或其合金或组合)。用作金属衬垫及金属填充材料的其它合适材料也处于本公开的预期范围内。各种蚀刻停止介电层及介电顶盖层可插置在垂直方向上邻近的几对ild层30之间，或者可结合到ild层30中的一或多者中。
82.尽管采用其中tft器件的阵列95可被形成为第三内连线层级结构l3的组件的实施例来阐述本公开，但本文中明确预期其中tft器件的阵列95可被形成为任何其他内连线层级结构(例如，内连线层级结构l1到l7)的组件的实施例。此外，尽管使用其中形成一组八个内连线层级结构的实施例来阐述本公开，但本文中明确预期其中使用不同数目的内连线层级结构的实施例。另外，本文中明确预期其中可在多个内连线层级结构内提供tft器件的两个或更多个阵列95的实施例。尽管采用其中tft器件的阵列95可形成在单个内连线层级结构中的实施例来阐述本公开，但本文中明确预期其中tft器件的阵列95可形成在两个垂直邻接的内连线层级结构之上的实施例。此外，本文中明确预期其中tft器件的阵列95可形成在半导体材料层10上或半导体材料层10内(例如，在前道(feol)操作中)的实施例。
83.图2a到图10c是根据本公开的各种实施例在形成多个tft器件的工艺期间的示例性结构的顺序视图。所述多个tft器件可形成tft器件的阵列95的全部或一部分，如图1c中所示。
84.图2a是根据本公开各种实施例的在形成多个tft器件的工艺期间的示例性结构的
俯视图。图2b是沿着图2a中的线a-a’的示例性结构的垂直剖视图。图2c是沿着图2a中的线b-b’的示例性结构的垂直剖视图。
85.参照图2a到图2c，可在衬底(图2a到图2c中未示出)之上沉积第一介电层102。衬底可为任何合适的衬底，例如图1a到图1c中所示的衬底8。衬底可包括在feol工艺期间在衬底8上或衬底8中形成的器件结构。在一些实施例中，可在衬底8与第一介电层102之间沉积一个或多个附加的介电层(例如ild层)。在此种实施例中，可在ild层之上沉积第一介电层102，所述ild层可为如以上针对图1a到图1c所论述的ild层。
86.第一介电层102可由例如以下任何合适的介电材料形成：氧化硅、氮化硅、氮氧化硅、碳化硅、磷硅酸盐玻璃(phosphosilicate glass，psg)、未经掺杂的硅酸盐玻璃(undoped silicate glass，usg)、经掺杂的硅酸盐玻璃、有机硅酸盐玻璃、非晶氟化碳、其多孔变型或其组合。其他介电材料也处于本公开的预期范围内。可使用任何合适的沉积工艺来沉积第一介电层102。本文中，合适的沉积工艺可包括化学气相沉积(chemical vapor deposition，cvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)、高密度等离子体cvd(high density plasma cvd，hdpcvd)、金属有机cvd(metalorganic cvd，mocvd)、等离子体增强型cvd(plasma enhanced cvd，pecvd)、溅镀、激光烧蚀等。其他合适的沉积工艺也处于本公开的预期范围内。
87.再次参照图2b及图2c，可能可选地在第一介电层102的上表面之上沉积第二介电层104。第二介电层104可由如上所述合适的介电材料构成，且可使用如上所述合适的沉积工艺来沉积。在各种实施例中，第二介电层104可由与第一介电层102不同的介电材料构成。在一些实施例中，第二介电层104可为蚀刻停止层，所述蚀刻停止层具有与第一介电层102的材料不同的蚀刻特性(即，更高的蚀刻率)。在一个非限制性实施例中，第一介电层102可包含氧化硅，且第二介电层104可包含氮化硅。
88.在一些实施例中，可省略第二介电层104，且图2a到图2c中所示的示例性结构的上表面可包括第一介电层102的上表面。
89.再次参照图2a到图2c，多个金属特征101(可称为导电金属线/金属线/位线)及103(可称为导通孔/金属特征)可接触第一介电层102和/或第二介电层104。在一些实施例中，金属特征101及103可至少局部地嵌置在第一介电层102和/或第二介电层104内。参照图2b及图2c，多个金属特征101(例如多条导电金属线)可接触第一介电层102且可沿着水平方向hd2延伸。金属特征101(例如导电金属线)可彼此平行延伸，且可沿着垂直于水平方向hd2的水平方向hd1彼此隔开。在实施例中，金属特征101(例如导电金属线)中的每一者可在金属特征101(例如金属线)的上表面之上接触第一介电层102，且可能可选地被第一介电层102在侧向上环绕。作为另外一种选择，位于第一介电层102之下的单独的介电材料层(图2a到图2c中未示出)可在侧向上环绕金属特征101(例如金属线)。在各种实施例中，金属特征101(例如导电金属线)也可被称为「位线」。
90.在各种实施例中，可通过以下方法来形成金属特征101(例如导电金属线)：沉积第一介电层102材料层；通过图案化掩模对第一介电层102材料层进行蚀刻以在第一介电层102材料层中形成沿着水平方向hd2延伸的沟槽；以及在第一介电层102材料层的上表面之上及沟槽内沉积金属材料(所述金属材料可包括例如金属衬垫材料及位于金属衬垫材料之上的金属填充材料)。可使用例如化学机械平坦化(chemical mechanical planarization，
cmp)工艺等平坦化工艺以从第一介电层102材料层的上表面之上移除金属材料的部分，从而留下填充沟槽且通过第一介电层102材料层彼此在侧向上隔开的离散的金属特征101(例如金属线)。可在金属特征101(例如金属线)的上表面及先前沉积的第一介电层102材料层的上表面之上沉积第一介电层102材料的附加层，以形成第一介电层102，其中金属特征101(例如导电金属线)可接触第一介电层102。
91.金属特征101(例如导电金属线)可包含例如以下任何合适的导电材料：铜(cu)、铝(al)、锆(zr)、钛(ti)、氮化钛(tin)、钨(w)、钽(ta)、氮化钽(tan)、钼(mo)、钌(ru)、钯(pd)、铂(pt)、钴(co)、镍(ni)、铱(ir)、铁(fe)、铍(be)、铬(cr)、锑(sb)、锇(os)、钍(th)、钒(v)、其合金以及其组合。用于金属特征101(例如导电金属线)的其他合适的导电材料也处于本公开的预期范围内。
92.可使用任何合适的沉积工艺来沉积金属特征101(例如导电金属线)。举例来说，合适的沉积工艺可包括物理气相沉积(pvd)、溅镀、化学气相沉积(cvd)、原子层沉积(ald)、等离子体增强型化学气相沉积(pecvd)、电化学沉积或其组合。其他合适的沉积工艺也处于本公开的预期范围内。
93.参照图2a到图2c，多个金属特征103(例如导通孔)可延伸穿过第二介电层104及第一介电层102且可接触金属特征101(例如金属线)的上表面。如图2c中的示例性结构的垂直剖视图中所示，一对金属特征103(例如导通孔)可延伸穿过第二介电层104及第一介电层102且接触相应金属特征101(例如金属线)。金属特征103(例如导通孔)中的每一者的上表面可与第二介电层104的上表面实质上共面。
94.在各种实施例中，可通过在第二介电层104(或者在其中不使用第二介电层104的实施例中的第一介电层102)之上形成图案化掩模(图2a到图2c中未示出)来形成金属特征103(例如导通孔)，其中图案化掩模包括穿过掩模的开口，所述开口对应于随后将形成的导通孔的位置。可使用光刻技术将可包括光刻胶层和/或硬掩模的掩模图案化，以形成穿过掩模的开口，所述开口对应于随后将形成的导通孔的位置。可使用例如各向异性蚀刻工艺等蚀刻工艺以通过掩模对第二介电层104及第一介电层102进行蚀刻，从而形成延伸穿过第二介电层104及第一介电层102的通孔开口。蚀刻工艺可暴露出金属特征101(例如金属线)的位于通孔开口中的每一者底部处的上表面。在蚀刻工艺之后，可使用合适的工艺(例如通过灰化或者通过使用溶剂的溶解)移除图案化掩模。可在第二介电层104的上表面之上及通孔开口内沉积金属材料(所述金属材料可包括例如金属衬垫材料及位于金属衬垫材料之上的金属填充材料)，以接触金属特征101(例如金属线)的被暴露出的上表面。可使用例如化学机械平坦化(cmp)工艺等平坦化工艺以从第二介电层104的上表面之上移除金属材料的部分，从而留下延伸穿过第二介电层104及第一介电层102且接触金属特征101(例如金属线)的离散的金属特征103(例如导通孔)。金属特征103(例如导通孔)可包含如上所述任何合适的导电材料，且可使用如上所述任何合适的沉积工艺来沉积。
95.图3a是根据本公开各种实施例的在形成多个tft器件的工艺期间的示例性结构的俯视图，示出嵌置在第三介电层106中的第一电极105a及第二电极105b。图3b是沿着图3a中的线a-a’的示例性结构的垂直剖视图。图3c是沿着图3a中的线b-b’的示例性结构的垂直剖视图。
96.参照图3a到图3c，可在第二介电层104上形成第一电极105a及第二电极105b。在其
中不存在第二介电层104的实施例中，可在第一介电层102上形成第一电极105a及第二电极105b。可在金属特征103(例如导通孔)的上表面之上形成第一电极105a，使得每一第一电极105a的下表面接触相应金属特征103(例如导通孔)的上表面。第二电极105b可不接触金属特征103(例如导通孔)的上表面。在一个非限制性实施例中，第一电极105a可形成随后将形成的tft器件的漏极电极，且第二电极105b可形成随后将形成的tft器件的源极电极。作为另外一种选择，第一电极105a可形成随后形成的tft器件的源极电极且第二电极105b可形成随后形成的tft器件的漏极电极。
97.在图3a到图3c中所示的示例性结构中，一对第一电极105a(为了易于说明，也可被称为「漏极电极」)可位于相应金属特征103(例如导通孔)之上且可沿着水平方向hd1彼此在侧向上间隔开。一对第二电极105b(为了易于说明，也可被称为「源极电极」)可位于第一电极105a中的每一者的相对的侧上，且可沿着水平方向hd2与第一电极105a在侧向上隔开。第三介电层106可在侧向上环绕第一电极105a及第二电极105b中的每一者。第三介电层106的上表面可与第一电极105a及第二电极105b中的每一者的上表面实质上共面。
98.在各种实施例中，可通过在第二介电层104的上表面及金属特征103(例如导通孔)的上表面之上沉积第三介电层106来制作图3a到图3c中所示的示例性结构。在其中不存在第二介电层104的实施例中，可在第一介电层102的上表面及金属特征103(例如导通孔)的上表面之上沉积第三介电层106。第三介电层106可由如上所述合适的介电材料构成，且可使用如上所述任何合适的沉积工艺来沉积。在一些实施例中，第三介电层106可由与第一介电层102相同的介电材料构成。作为另外一种选择，第三介电层106可由与第一介电层102不同的介电材料构成。
99.在各种实施例中，第三介电层106可由与第二介电层104不同的介电材料构成。在一些实施例中，第二介电层104可为蚀刻停止层，所述蚀刻停止层具有与第三介电层106的材料不同的蚀刻特性(即，更高的蚀刻率)。在一个非限制性实施例中，第三介电层106可包含氧化硅，且第二介电层104可包含氮化硅。
100.在各种实施例中，可通过在第三介电层106的上表面之上形成图案化掩模(图3a到图3c中未示出)来形成第一电极105a及第二电极105b。图案化掩模可包括穿过掩模的开口，所述开口对应于随后将形成的第一电极105a的位置及第二电极105b的位置。可使用光刻技术将可包括光刻胶材料层和/或硬掩模的图案化掩模图案化，以形成穿过掩模的开口，所述开口对应于随后将形成的电极105a、105b的位置。可使用例如各向异性蚀刻工艺等蚀刻工艺以对第三介电层106的通过掩模暴露出的部分进行蚀刻。蚀刻工艺可在第二介电层104处停止，从而形成穿过第三介电层106的多个开口，其中第二介电层104的上表面可暴露在开口中的每一者的底表面中。金属特征103(例如导通孔)的上表面也可暴露在与其中随后将形成第一电极105a的位置对应的开口的底表面中。在蚀刻工艺之后，可使用合适的工艺(例如通过灰化或者通过使用溶剂的溶解)移除图案化掩模。
101.然后，可在第三介电层106的上表面之上以及在穿过第三介电层106形成的所述多个开口内沉积金属材料(所述金属材料可包括例如金属衬垫材料及位于金属衬垫材料之上的金属填充材料)。金属材料可由如上所述任何合适的导电材料构成，且可使用如上所述合适的沉积工艺来沉积。在沉积金属材料之后，可使用例如化学机械平坦化(cmp)工艺等平坦化工艺以从第三介电层106的上表面之上移除金属材料的部分，从而留下被第三介电层106
在侧向上环绕的离散的第一电极105a及第二电极105b。第一电极105a中的每一者可具有接触第二介电层104的上表面(或者在其中不存在第二介电层104的实施例中，第一介电层102的上表面)以及金属特征103(例如导通孔)的被暴露出的上表面的下表面。第二电极105b中的每一者可具有接触第二介电层104的上表面(或者在不存在其中第二介电层104的实施例中，第一介电层102的上表面)的下表面。
102.图4a是在形成多个tft器件的工艺期间的示例性结构的俯视图，示出位于第一电极105a的上表面、第二电极105b的上表面及第三介电层106的上表面之上的图案化掩模107。图4b是沿着图4a中的线a-a’的示例性结构的垂直剖视图。图4c是沿着图4a中的线b-b’的示例性结构的垂直剖视图。
103.参照图4a到图4c，图案化掩模107可包括沿着水平方向hd2延伸的条形掩模部分107a及107b。条形掩模部分107a及107b中的每一者可在第三介电层106的一部分及第一电极105a的中心部分以及位于第一电极105a的相对的侧上的所述一对第二电极105b的中心部分之上延伸。可通过图案化掩模107暴露出第三介电层106的剩余部分、第一电极105a的剩余部分及第二电极105b的剩余部分。
104.在各种实施例中，图案化掩模107可包含合适的掩模材料(例如光刻胶材料)。可通过以下方法来形成图案化掩模107：在第三介电层106的上表面、第一电极105a的上表面及第二电极105b的上表面之上沉积掩模材料(例如，光刻胶材料)的连续层；以及使用光刻技术将掩模材料图案化以移除掩模材料的部分且留下条形掩模部分107a及107b，如图4a到图4c中所示。
105.图5a是在蚀刻工艺之后形成多个tft器件的工艺期间的示例性结构的俯视图，蚀刻工艺移除第三介电层106的部分且形成接触第一电极105a及第二电极105b的鳍结构108。图5b是沿着图5a中的线a-a’的示例性结构的垂直剖视图。图5c是沿着图5a中的线b-b’的示例性结构的垂直剖视图。图5d是沿着图5a中的线c-c’的示例性结构的垂直剖视图。图5e是示出位于第二介电层104之上的鳍结构108的透视图。
106.参照图5a到图5e，可使用蚀刻工艺穿过图4a到图4c中所示的图案化掩模107对示例性结构进行蚀刻。蚀刻工艺可使用可相对于第一电极105a及第二电极105b的材料对第三介电层106的材料具有更高的蚀刻选择性的蚀刻化学物质。在各种实施例中，第三介电层106在蚀刻工艺期间的蚀刻速率可比第一电极105a及第二电极105b在蚀刻工艺期间的蚀刻速率大至少5倍，例如大至少10倍(包括大100倍或多于100倍)。蚀刻工艺可蚀刻穿过第三介电层106的通过图案化掩模107暴露出的部分且暴露出第二介电层104的上表面。在其中不存在第二介电层104的实施例中，蚀刻工艺可暴露出第一介电层102的上表面。
107.图案化掩模107的条形掩模部分107a及107b可保护第三介电层106的部分在蚀刻工艺期间不被蚀刻。在蚀刻工艺之后，第三介电层106的剩余部分可形成沿着水平方向hd2延伸的鳍结构108。每一鳍结构108可接触电极105a、105b的至少一个侧壁109。参照图5a及图5b，鳍结构108可沿着水平方向hd2在彼此相邻的电极105a、105b的侧壁109之间连续地延伸。参照图5a、图5c及图5d，鳍结构108沿着水平方向hd1的宽度可小于电极105a、105b沿着水平方向hd1的宽度。因此，在蚀刻工艺之后，电极105a、105b的侧壁109的被鳍结构108接触的部分可包括在侧向上邻近鳍结构108的被暴露出的表面。在蚀刻工艺之后，可通过合适的工艺(例如通过灰化或通过使用溶剂的溶解)移除图案化掩模107(参见图4a到图4c)。
108.图6a是在形成多个tft器件的工艺期间的示例性结构的俯视图，示出形成在第一电极105a的上表面及第二电极105b的上表面之上以及鳍结构108的上表面及侧表面之上的半导体沟道层110。图6b是沿着图6a中的线a-a’的示例性结构的垂直剖视图。图6c是沿着图6a中的线b-b’的示例性结构的垂直剖视图。图6d是沿着图6a中的线c-c’的示例性结构的垂直剖视图。图6e是沿着图6a中的线d-d’的示例性结构的垂直剖视图。图6f是沿着图6a中的线e-e’的示例性结构的垂直剖视图。图6g是示出位于鳍结构108之上的半导体沟道层110的透视图。
109.参照图6a到图6g，半导体沟道层110可包含例如以下合适的半导体材料：氧化铟锌(izo)、氧化铟锡(ito)、氧化铟(in2o3)、氧化镓(ga2o3)、氧化铟镓锌(igzo)、氧化铟钨(iwo)、氧化钛、经铝掺杂的氧化锌(azo)、氧化物半导体材料、iii-v族半导体材料(例如inp、inas、gaas、gan、gap、insb、ingaas等)、其合金和/或其组合。用于半导体沟道层110的其他合适的材料也处于本公开的预期范围内。半导体沟道层110可由单层半导体材料构成，或者可包括多层式结构。在一些实施例中，包括多层式结构的半导体沟道层110可包括可具有不同组合物的半导体材料的多个层。可通过如上所述合适的沉积工艺形成半导体沟道层110。
110.参照图6a到图6c，半导体沟道层110可包括沿着水平方向hd2延伸且沿着水平方向hd1彼此隔开的多个条形段。半导体沟道层110的每一条形段可位于第一电极105a的上表面117之上且可接触第一电极105a的侧壁109(侧壁109也由鳍结构108接触)。半导体沟道层110的每一条形段可在鳍结构108的上表面及侧表面之上且在第二介电层104的邻近鳍结构108的上表面之上从第一电极105a的侧壁109延伸，且可接触第二电极105b的面对第一电极105a的侧壁109。半导体沟道层110的每一条形段也可在第二电极105b的上表面117的一部分之上延伸。第一电极105a、位于第一电极105a的相对的侧上的一对第二电极105b、在第一电极105a的侧壁109与第二电极105b中的每一者的侧壁109之间延伸的一对鳍结构108以及半导体沟道层110的条形段(所述条形段位于第一电极105a的上表面117及侧壁109及所述一对第二电极105b的上表面117及侧壁109之上、鳍结构108的上表面及侧表面之上、及第二介电层104的上表面的一部分之上)的组合可在第二介电层104的上表面之上形成层堆叠601、603。如图6a、图6d、图6e及图6f中所示，示例性结构可包括一对层堆叠601、603，所述一对层堆叠601、603可沿着水平方向hd1彼此在侧向上间隔开。在各种实施例中，可移除在每一层堆叠601、603的外围上接触第二电极105b的侧壁109的鳍结构108，以在第二介电层104的上表面之上提供隔离的层堆叠601、603。
111.在各种实施例中，可通过在示例性结构之上(包括在第一电极105a的上表面及侧表面之上及第二电极105b的上表面及侧表面之上、在鳍结构108的上表面及侧表面之上以及在第二介电层104的被暴露出的上表面之上)沉积合适的半导体材料的连续层来形成半导体沟道层110。可在半导体材料的连续层的上表面之上形成图案化掩模(图6a到图6g中未示出)，且可通过图案化掩模对示例性结构进行蚀刻，以移除半导体材料的连续层的通过掩模暴露出的部分，且提供如图6a到图6g中所示的半导体沟道层110的条形段。蚀刻工艺可还移除在每一层堆叠601、603的外围上接触第二电极105b的侧壁109的鳍结构108。作为另外一种选择，可使用单独的蚀刻工艺以移除在层堆叠601、603的外围上接触第二电极105b的侧壁109的鳍结构108。
112.图6c、图6e及图6f示出半导体沟道层110与第一电极105a的侧壁109之间的接触的区域。图6e是鳍结构108及半导体沟道层110沿着其中鳍结构108及半导体沟道层110接触第一电极105a的侧壁109的垂直平面的垂直剖视图。如图6e中所示，半导体沟道层110包括在鳍结构108的侧表面之上在垂直方向上延伸且接触第二介电层104的上表面的第一垂直部分110a及第二垂直部分110b。半导体沟道层110的第一水平部分110c在半导体沟道层110的第一垂直部分110a与第二垂直部分110b之间沿着水平方向hd1延伸。因此，半导体沟道层110的在第一电极105a的相应侧壁109与第二电极105b的相应侧壁109之间延伸的部分可具有鳍形结构。在各种实施例中，半导体沟道层110的第一垂直部分110a及第二垂直部分110b二者可在第一电极105a的整个垂直高度h1之上接触第一电极105a的侧壁109，如图6f的垂直剖视图中所示。在图6a到图6g中所示的实施例中，第一电极105a的上表面117与鳍结构108的上表面实质上共面，使得半导体沟道层110的第一水平部分110c的下表面可与第一电极105a的上表面117在实质上共面。在此示例性实施例中，半导体沟道层110的第一水平部分110c可不接触第一电极105a的侧壁109，但可沿着水平方向hd2延伸超过第一电极105a的侧壁109的垂直平面，且可接触第一电极105a的上表面117，如图6b及图6c中所示。在各种实施例中，半导体沟道层110可覆盖第一电极105a的整个上表面117。
113.据以，在各种实施例中，第一电极105a的由鳍结构108接触的所述两个相对的侧壁109可各自接触半导体沟道层110的位于相应鳍结构108的相对的侧上的一对垂直部分110a及110b。在实施例中，半导体沟道层110的垂直部分110a及110b可在第一电极105a的整个垂直高度h1之上接触第一电极105a的侧壁109。半导体沟道层110的第一水平部分110c可在半导体沟道层110的相应垂直部分110a与110b之间以及鳍结构108的上表面之上延伸，且可延伸超过第一电极105a的侧壁109的垂直平面，以接触第一电极105a的上表面117。在实施例中，半导体沟道层110的第一水平部分110c可在第一电极105a的整个上表面117之上延伸。
114.类似地，第二电极105b的接触鳍结构108的侧壁109也可接触半导体沟道层110的位于相应鳍结构108的相对的侧上的一对垂直部分110a及110b。在实施例中，半导体沟道层110的垂直部分110a及110b可在相应第二电极105b的整个垂直高度h1之上接触侧壁109。半导体沟道层110的第一水平部分110c可在半导体沟道层110的相应垂直部分110a与110b之间以及相应鳍结构108的上表面之上延伸，且可延伸超过第二电极105b的侧壁109的垂直平面，以接触相应第二电极105b的上表面117的一部分。
115.在各种实施例中，通过在层堆叠601、603中的每一者中的鳍结构108的上表面及侧表面之上形成沟道层110，沟道层110的一对垂直部分110a及110b可接触第一电极105a的侧壁109及每一第二电极105b的面对第一电极105a的侧壁109。沟道层110也可接触层堆叠601及603中的每一者中的第一电极105a的上表面117及每一第二电极105b的上表面117。此可增大随后将形成的tft器件的半导体沟道层110与源极电极105b及漏极电极105a之间的接触区域，此可导致tft器件的驱动电流增大，而不要求对tft器件的大小的任何显著增大。此外，由于半导体沟道层110沉积在鳍结构108的与电极105a及105b的侧壁109接触的上表面及侧表面之上，因此可避免半导体沟道层110与电极105a及105b之间的未对准，且可维持半导体沟道层110与电极105a及105b中的每一者之间的有效接触。
116.参照图6a、图6c、图6d及图6g，半导体沟道层110可还包括位于层堆叠601、603中的每一者中的第一电极105a与第二电极105b中的每一者之间的凹陷部分111。如图6a中所示，
例如，在每一层堆叠601及603中，半导体沟道层110可包括位于第一电极105a与第二电极105b中的每一者之间的成对的凹陷部分111。
117.图6d是沿着图6a中的线c-c’的垂直剖视图，示出层堆叠601及603中的每一者中的半导体沟道层110的凹陷部分111。图6g是示出半导体沟道层110的一部分及位于第一电极105a与第二电极105b之间的鳍结构108的透视图。参照图6d及图6g，半导体沟道层110可包括位于鳍结构108的第一侧表面之上的第一垂直部分110a、位于鳍结构108的第二侧表面之上的第二垂直部分110b以及在鳍结构108的上表面之上在第一垂直部分110a与第二垂直部分110b之间延伸的第一水平部分110c。半导体沟道层110可还包括在第二介电层104的上表面之上从第一垂直部分110a延伸的第二水平部分110d以及在第二介电层104的上表面之上从第二垂直部分110b延伸的第三水平部分110e。半导体沟道层110的第二水平部分110d及第三水平部分110e上方可为空隙区域，所述空隙区域可形成半导体沟道层110的位于每一层堆叠601、603内的相邻的电极105a与105b之间的相应凹陷部分111。如图6d及图6e中所示，在凹陷部分111中的每一者处，半导体沟道层110的第一垂直部分110a及第二垂直部分110b沿着水平方向hd1的宽度w1可小于在半导体沟道层110的第一垂直部分110a及第二垂直部分110b接触第一电极105a及第二电极105b的情况下第一垂直部分110a及第二垂直部分110b的宽度w2。
118.图7a是在形成多个tft器件的工艺期间的示例性结构的俯视图，示出形成在层堆叠601及603中的每一者的上表面及侧表面之上以及第二介电层104的上表面之上的栅极介电层112。图7b是沿着图7a中的线a-a’的示例性结构的垂直剖视图。图7c是沿着图7a中的线b-b’的示例性结构的垂直剖视图。图7d是沿着图7a中的线c-c’的示例性结构的垂直剖视图。图7e是沿着图7a中的线d-d’的示例性结构的垂直剖视图。图7f是沿着图7a中的线e-e’的示例性结构的垂直剖视图。图7g是示出位于鳍结构108之上的栅极介电层112的透视图。
119.参照图7a到图7g，栅极介电层112可包含：合适的介电材料，例如氧化硅等；和/或高介电常数(high dielectric constant，high-k)介电材料，例如氮化硅、氧化铪、氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化钽、氧化铝、二氧化铪-氧化铝、氧化锆等。其他合适的介电材料也处于本公开的预期范围内。
120.在各种实施例中，可通过在第二电极105b的被暴露出的侧壁109及上表面117之上、半导体沟道层110的上表面及侧表面之上、第一电极105a的被暴露出的侧壁之上以及第二介电层104的被暴露出的上表面之上共形地沉积介电材料来形成栅极介电层112。参照图7a、图7c、图7d及图7g，在各种实施例中，栅极介电层112可局部地填充半导体沟道层110的位于每一层堆叠601及603中的第一电极105a与第二电极105b中的每一者之间的凹陷部分111。参照图7a及图7f，栅极介电层112可位于电极105a及105b的平行于水平方向hd1延伸的侧壁701之上，且可覆盖第二介电层104的位于相邻的层堆叠601与603之间的上表面。参照图7e及图7f，在栅极介电层112的位于相邻的层堆叠601与603的相应侧表面之上的垂直延伸部分之间可存在间隙703。可使用如上所述合适的沉积工艺来沉积栅极介电层112。
121.图8a是在形成多个tft器件的工艺期间的示例性结构的俯视图，示出形成在栅极介电层112之上的字线填充材料113及介电材料层114。图8b是沿着图8a中的线a-a’的示例性结构的垂直剖视图。图8c是沿着图8a中的线b-b’的示例性结构的垂直剖视图。图8d是沿着图8a中的线c-c’的示例性结构的垂直剖视图。图8e是沿着图8a中的线d-d’的示例性结构
的垂直剖视图。图8f是沿着图8a中的线e-e’的示例性结构的垂直剖视图。图8g是示出位于鳍结构108之上的字线填充材料113的透视图。
122.在各种实施例中，介电材料层114可包含如上所述任何合适的介电材料。字线填充材料113可包括牺牲材料，所述牺牲材料可在形成tft器件的导电栅极电极(也可被称为「字线」)的随后的工艺期间被移除。字线填充材料113可包括任何合适的牺牲材料，所述任何合适的牺牲材料可为介电材料、半导体材料或其他合适的材料。在各种实施例中，在移除字线填充材料113的随后的蚀刻工艺期间，字线填充材料113可包括比栅极介电层112的材料及介电材料层114的材料具有更高的蚀刻选择性的材料。在一个非限制性实施例中，字线填充材料113可由例如氮化硅等氮化物材料构成，且介电材料层114可由例如氧化硅等氧化物材料构成。用于字线填充材料113及介电材料层114的其他合适的材料也处于本公开的预期范围内。
123.参照图8a到图8g，字线填充材料113可包括沿着水平方向hd1延伸且沿着水平方向hd2彼此隔开的多个条形段113a及113b。字线填充材料113的每一条形段113a及113b可在沿着水平方向hd1彼此相邻的多个层堆叠601与603之上连续地延伸。参照图8a、图8b、图8c、图8d、图8e及图8g，条形段113a及113b可接触栅极介电层112且可上覆在每一层堆叠601、603中的鳍结构108上。条形段113a及113b也可上覆在半导体沟道层110的鳍形部分以及第一电极105a及第二电极105b的接触相应鳍结构108的部分上。参照图8a、图8c、图8d及图8g，字线填充材料113的条形段113a及113b可填充位于层堆叠601、603中的每一者中的第一电极105a与相邻的第二电极105b之间的凹陷部分111的剩余体积。参照图8e，字线填充材料113的条形段113a及113b也可填充在鳍结构108与电极105a及105b中的每一者之间的界面附近位于相邻的层堆叠601与603之间的间隙703。
124.参照图8a、图8b、图8c及图8f，可通过介电材料层114覆盖示例性结构的未被字线填充材料113的条形段113a、113b覆盖的剩余部分。介电材料层114可沉积在栅极介电层112之上且可上覆在第二电极105b的上表面及侧表面的部分、沟道层110的部分以及第一电极105a的上表面及侧表面的部分上。参照图8f，介电材料层114可填充相邻的层堆叠601与603之间的间隙703的部分。
125.在各种实施例中，可通过在栅极介电层112之上沉积字线填充材料113的连续层来形成字线填充材料113。可在字线填充材料113的连续层的上表面之上形成图案化掩模(图8a到图8g中未示出)，且可通过图案化掩模对示例性结构进行蚀刻，以移除字线填充材料113的连续层的通过掩模暴露出的部分且提供如图8a到图8g中所示的字线填充材料113的离散的条形段113a、113b。蚀刻工艺可暴露出示例性结构的未被图案化掩模覆盖的区中的栅极介电层112。蚀刻工艺可使用可相对于栅极介电层112的材料对字线填充材料113具有更高的蚀刻选择性的蚀刻化学物质。在各种实施例中，字线填充材料113在蚀刻工艺期间的蚀刻速率可比栅极介电层112在蚀刻工艺期间的蚀刻速率大至少5倍，例如大至少10倍(包括大100倍或多于100倍)。在蚀刻工艺之后，可使用合适的工艺(例如通过灰化或者通过使用溶剂的溶解)移除图案化掩模。
126.在蚀刻工艺之后，可在栅极介电层112的被暴露出的部分之上及侧表面之上以及可选地在字线填充材料113的条形段113a及113b的上表面之上沉积介电材料层114。可能可选地使用例如化学机械抛光(chemical mechanical polishing，cmp)工艺等平坦化工艺以
从条形段113a及113b的上表面之上移除介电材料层114且提供如图8a到图8g中所示的示例性结构。
127.图9a是在形成多个tft器件的工艺期间的示例性结构的俯视图，示出由介电材料层114隔开且在侧向上环绕的多个电极115a、115b(例如多条字线)。图9b是沿着图9a中的线a-a’的示例性结构的垂直剖视图。图9c是沿着图9a中的线b-b’的示例性结构的垂直剖视图。图9d是沿着图9a中的线c-c’的示例性结构的垂直剖视图。图9e是沿着图9a中的线d-d’的示例性结构的垂直剖视图。图9f是示出位于鳍结构108之上的电极115(例如字线)的透视图。
128.在各种实施例中，电极115a、115b(例如字线)可包含例如以下任何合适的导电材料：铜(cu)、铝(al)、锆(zr)、钛(ti)、氮化钛(tin)、钨(w)、钽(ta)、氮化钽(tan)、钼(mo)、钌(ru)、钯(pd)、铂(pt)、钴(co)、镍(ni)、铱(ir)、铁(fe)、铍(be)、铬(cr)、锑(sb)、锇(os)、钍(th)、钒(v)、其合金以及其组合。用于电极115a、115b(例如字线)的其他合适的导电材料也处于本公开的预期范围内。
129.参照图9a到图9f，电极115a、115b(例如字线)可沿着水平方向hd1延伸且可沿着水平方向hd2彼此隔开。每一电极115a、115b(例如字线)可在沿着水平方向hd1彼此相邻的多个层堆叠601与603之上连续地延伸。电极115a、115b(例如字线)可在电极115a、115b(例如字线)的侧向侧表面之上被介电材料层114环绕。参照图9a到图9f，电极115a、115b(例如字线)可接触栅极介电层112且可上覆在每一层堆叠601、603中的鳍结构108上。电极115a、115b(例如字线)可上覆在半导体沟道层110的上表面及侧表面的部分上，且可用作随后将形成的tft器件的栅极电极。电极115a、115b(例如字线)也可上覆在第一电极105a及第二电极105b的接触相应鳍结构108的部分上。参照图9a、图9c、图9d及图9f，电极115a、115b(例如字线)可填充位于层堆叠601、603中的每一者中的相邻的第一电极105a与第二电极105b之间的凹陷部分111的剩余体积。电极115a、115b(例如字线)的位于凹陷部分111内的部分可在电极115a、115b(例如字线)的三个侧表面及底表面上被栅极介电层112及半导体沟道层110环绕。参照图9e，电极115a、115b(例如字线)也可填充在鳍结构108与电极105a及105b中的每一者之间的界面附近位于相邻的层堆叠601与603之间的间隙703。
130.在各种实施例中，可通过使用例如湿式蚀刻工艺等蚀刻工艺从示例性结构选择性地移除字线填充材料113来形成电极115a、115b(例如字线)。蚀刻工艺可使用可相对于栅极介电层112及介电材料层114的材料对字线填充材料113具有更高的蚀刻选择性的蚀刻化学物质。在各种实施例中，字线填充材料113在蚀刻工艺期间的蚀刻速率可比栅极介电层112及介电材料层114在蚀刻工艺期间的蚀刻速率大至少5倍，例如大至少10倍(包括大100倍或多于100倍)。蚀刻工艺可提供沿着水平方向hd1延伸且沿着水平方向hd2彼此隔开的多个沟槽。栅极介电层112可暴露在沟槽的底表面上且介电材料层114可沿着沟槽的侧表面暴露出。
131.在蚀刻工艺之后，可通过使用如上所述合适的沉积工艺在示例性结构之上沉积导电材料来形成电极115a、115b(例如字线)。导电材料可沉积在介电材料层114的上表面之上且可填充沟槽。在沉积导电材料之后，可使用例如化学机械抛光(cmp)工艺等平坦化工艺以从介电材料层114的上表面之上移除导电材料，从而提供如图9a到图9f中所示的被介电材料层114在侧向上环绕的离散的电极115a、115b(例如字线)。
132.图10a是根据本公开实施例的示例性结构的俯视图，示出包括穿过介电材料层114形成的导通孔116a到116d的多个tft器件120a到120d。图10b是沿着图10a中的线a-a’的示例性结构的垂直剖视图。图10c是沿着图10a中的线b-b’的示例性结构的垂直剖视图。
133.参照图10a到图10c，可在介电材料层114的上表面之上以及图9a到图9f中所示的电极115a、115b(例如字线)的上表面之上沉积附加的介电材料，以在电极115a、115b(例如字线)的侧表面及上表面之上形成介电材料层114，且电极115a、115b(例如字线)嵌置在介电材料层114中。附加的介电材料可为与图9a到图9f中所示的介电材料层114相同的材料，或者可为不同的介电材料。可使用如上所述合适的沉积方法来沉积附加的介电材料。
134.可形成穿过介电材料层114及栅极介电层112多个导通孔116a、116b、116c及116d，其中每一导通孔116a、116b、116c及116d可接触第二电极105b的上表面。在各种实施例中，可通过在介电材料层114的上表面之上形成图案化掩模(图10a到图10c中未示出)来形成导通孔116a到116d，其中图案化掩模包括穿过掩模的开口，所述开口对应于随后将形成的导通孔的位置。可使用光刻技术将可包括光刻胶层和/或硬掩模的掩模图案化，以形成穿过掩模的开口，所述开口对应于随后将形成的导通孔的位置。可使用例如各向异性蚀刻工艺等蚀刻工艺以通过掩模对示例性结构进行蚀刻，从而形成延伸穿过介电材料层114及栅极介电层112的通孔开口。蚀刻工艺可暴露出第二电极105b的位于通孔开口中的每一者的底部处的上表面。在蚀刻工艺之后，可使用合适的工艺(例如通过灰化或者通过使用溶剂的溶解)移除图案化掩模。然后，可在介电材料层114的上表面之上及通孔开口内沉积导电材料，以接触第二电极105b的被暴露出的上表面。导电材料可为例如以下任何合适的导电材料：铜(cu)、铝(al)、锆(zr)、钛(ti)、氮化钛(tin)、钨(w)、钽(ta)、氮化钽(tan)、钼(mo)、钌(ru)、钯(pd)、铂(pt)、钴(co)、镍(ni)、铱(ir)、铁(fe)、铍(be)、铬(cr)、锑(sb)、锇(os)、钍(th)、钒(v)、其合金以及其组合。用于导通孔116a到116d的其他合适的导电材料也处于本公开的预期范围内。可使用如上所述合适的沉积工艺来沉积导电材料。
135.可使用例如化学机械平坦化(cmp)工艺等平坦化工艺以从介电材料层114的上表面之上移除导电材料的部分，从而留下延伸穿过介电材料层114及栅极介电层112且接触第二电极105b的离散的导通孔116a到116d。
136.再次参照图10a到图10c，示出根据本公开实施例的多个薄膜晶体管(tft)器件120a、120b、120c及120d。每一tft器件120a到120d包括可为漏极电极的第一电极105a、可为源极电极的第二电极105b以及在第一电极105a的相应侧壁109与第二电极105b的相应侧壁109之间延伸且接触第一电极105a的相应侧壁109及第二电极105b的相应侧壁109的鳍结构108。鳍结构108可包含介电层106。鳍形半导体沟道层110可位于鳍结构108的上表面及侧表面之上，且可在第一电极105a的相应侧壁109与第二电极105b的相应侧壁109之间连续地延伸。鳍形半导体沟道层110可包括位于鳍结构108的相对的侧表面之上的第一垂直部分110a与第二垂直部分110b，第一垂直部分110a及第二垂直部分110b接触第一电极105a的相应侧壁109及第二电极105b的相应侧壁109中的每一者。在实施例中，半导体沟道层110的第一垂直部分110a及第二垂直部分110b可在侧壁109中的每一者的整个垂直高度之上接触第一电极105a的相应侧壁109及第二电极105b的相应侧壁109。在实施例中，半导体沟道层可另外地包括第一水平部分110c，第一水平部分110c在鳍结构108的上表面之上延伸且接触第一电极105a及第二电极105b中的每一者的上表面的至少一部分。
137.tft器件120a到120d中的每一者可还包括：电极115a、115b(例如栅极电极)，位于鳍结构108及鳍形半导体沟道层110之上；以及栅极介电层112，位于鳍形半导体沟道层110与电极115a、115b(例如栅极电极)之间。第一金属特征103(例如导通孔)可接触第一电极105a且第二导通孔116a到116d可接触第二电极105b。
138.在图10a到图10c所示实施例中，示例性结构的每一层堆叠601及603可形成可共享共用电极105a(可为漏极电极)的两个tft器件120a、120b、120c及120d的一部分。作为另外一种选择，共用电极105a可为源极电极，且第二电极105b中的每一者可为漏极电极。参照图10a到图10c，层堆叠601的第一电极105a可用作tft器件120a与120b的共用电极，且层堆叠603的第一电极105a可用作tft器件120c与120d的共用电极。
139.图11a到图14d是根据本公开替代实施例在形成多个tft器件的工艺期间的示例性结构的顺序视图。图11a到图14d所示实施例中的tft器件与上述图2a到图10c所示实施例中的tft器件的不同之处在于鳍形半导体沟道层110的第一水平部分110c可接触第一电极105a的相应侧壁109及第二电极105b的相应侧壁109。因此，鳍形半导体沟道层110可在半导体沟道层110的区之上接触第一电极105a的相应侧壁109及第二电极105b的相应侧壁109，半导体沟道层110的所述区具有类似于倒「u」的形状，所述形状包括半导体沟道层110的第一垂直部分110a、半导体沟道层110的第二垂直部分110b及半导体沟道层110的第一水平部分110c的至少一部分。此可进一步增大tft器件的沟道层110与源极电极105b及漏极电极105a之间的接触区域，此可为tft器件提供驱动电流的附加增大。
140.图11a是根据本公开的各种实施例的在形成多个tft器件的工艺期间的示例性结构的俯视图，示出嵌置在第三介电层106中的第一电极105a及第二电极105b。图11b是沿着图11a中的线a-a’的示例性结构的垂直剖视图。图11c是沿着图11a中的线b-b’的示例性结构的垂直剖视图。
141.图11a到图11c中所示的示例性结构可从图3a到图3c中所示的示例性结构导出，因此省略对金属特征101(例如位线)、第一介电层102、第二介电层104、金属特征103(例如导通孔)、第一电极105a、第二电极105b及第三介电层106的结构及细节的重复论述。图11a到图11c中所示的示例性结构与图3a到图3c中所示的示例性结构的不同之处在于，第三介电层106的上表面相对于第一电极105a的上表面117及第二电极105b的上表面117在垂直方向上下凹。在各种实施例中，可如上参照图3a到图3c所述形成第一电极105a及第二电极105b。然后，可实行蚀刻工艺以使第三介电层106的上表面相对于第一电极105a的上表面117及第二电极105b的上表面117下凹。蚀刻工艺可使用可相对于第一电极105a及第二电极105b的材料对第三介电层106的材料具有更高的蚀刻选择性的蚀刻化学物质。在各种实施例中，第三介电层106在蚀刻工艺期间的蚀刻速率可比第一电极105a及第二电极105b在蚀刻工艺期间的蚀刻速率大至少5倍，例如大至少10倍(包括大100倍或多于100倍)。在蚀刻工艺之后，第一电极105a的侧壁109的上部部分及第二电极105b的侧壁109的上部部分可暴露在第三介电层106的下凹的上表面上方。
142.图12a是在形成多个tft器件的工艺期间的示例性结构的俯视图，示出位于第一电极105a的上表面、第二电极105b的上表面及第三介电层106的上表面之上的图案化掩模107。图12b是沿着图12a中的线a-a’的示例性结构的垂直剖视图。
143.图12a及图12b中所示的示例性结构可从图4a到图4c中所示的示例性结构导出，因
此省略对图案化掩模107的结构及细节的重复论述，所述示例性结构包括在第三介电层106的上表面之上延伸的条形掩模部分107a及107b、第一电极105a的中心部分及位于第一电极105a的相对的侧上的所述一对第二电极105b的中心部分。图12a及图12b中所示的示例性结构与图4a到图4c中所示的示例性结构的不同之处在于，图案化掩模107的条形掩模部分107a及107b在第一电极105a的侧壁109的被暴露出的部分及第二电极105b的侧壁109的被暴露出部分之上延伸。
144.图13a是在蚀刻工艺之后形成多个tft器件的工艺期间的示例性结构的俯视图，蚀刻工艺移除第三介电层106的部分且形成接触第一电极105a及第二电极105b的鳍结构108。图13b是沿着图13a中的线a-a’的示例性结构的垂直剖视图。图13c是沿着图13a中的线b-b’的示例性结构的垂直剖视图。图13d是沿着图13a中的线c-c’的示例性结构的垂直剖视图。
145.参照图13a到图13d，可使用蚀刻工艺以通过图12a到图12b中所示的图案化掩模107对示例性结构进行蚀刻。蚀刻工艺可使用可相对于第一电极105a及第二电极105b的材料对第三介电层106的材料具有更高的蚀刻选择性的蚀刻化学物质。在各种实施例中，第三介电层106在蚀刻工艺期间的蚀刻速率可比第一电极105a及第二电极105b在蚀刻工艺期间的蚀刻速率大至少5倍，例如大至少10倍(包括大100倍或多于100倍)。蚀刻工艺可蚀刻穿过第三介电层106的通过图案化掩模107暴露出的部分且暴露出第二介电层104的上表面。在其中不存在第二介电层104的实施例中，蚀刻工艺可暴露出第一介电层102的上表面。
146.图案化掩模107的条形掩模部分107a及107b可保护第三介电层106的部分在蚀刻工艺期间不被蚀刻。在蚀刻工艺之后，第三介电层106的剩余部分可形成沿着水平方向hd2延伸的鳍结构108。每一鳍结构108可接触电极105a、105b的至少一个侧壁109。参照图13a及图13b，鳍结构108可在沿着水平方向hd2彼此相邻的电极105a、105b的侧壁109之间连续地延伸。参照图13a、图13c及图13d，鳍结构108沿着水平方向hd1的宽度可小于电极105a、105b沿着水平方向hd1的宽度。因此，在蚀刻工艺之后，电极105a、105b的侧壁109的被鳍结构108接触的部分可包括在侧向上邻近鳍结构108的被暴露出的表面。
147.参照图13c及图13d，鳍结构108的垂直高度h2可小于第一电极105a及第二电极105b中的每一者的垂直高度h1。因此，鳍结构108可接触第一电极105a的侧壁109及第二电极105b的侧壁109，使得侧壁109的位于鳍结构108的上表面上方的一部分被暴露出。
148.图14a是在形成多个tft器件的工艺期间的示例性结构的俯视图，示出形成在第一电极105a的上表面及第二电极105b的上表面之上以及鳍结构108的上表面及侧表面之上的半导体沟道层110。图14b是沿着图14a中的线a-a’的示例性结构的垂直剖视图。图14c是沿着图14a中的线b-b’的示例性结构的垂直剖视图。图14d是沿着图14a中的线c-c’的示例性结构的垂直剖视图。
149.图14a到图14c中所示的示例性结构可从图6a到图6c中所示的示例性结构导出，因此省略对半导体沟道层110的结构及细节的重复论述。图14a到图14c中所示的示例性结构与图6a到图6g中所示的示例性结构的不同之处在于鳍结构108的垂直高度小于第一电极105a及第二电极105b的垂直高度。因此，第一电极105a及第二电极105b的侧壁109的位于鳍结构108的上表面上方的一部分在半导体沟道层110的形成期间被暴露出且被半导体沟道层接触。
150.图14d是沿着其中鳍结构108及半导体沟道层110接触第一电极105a的侧壁109的
垂直平面的鳍结构108及半导体沟道层110的垂直剖视图。如图14d中所示，鳍结构108的垂直高度小于第一电极105a的垂直高度h1。据以，半导体沟道层110的鳍形部分在虚线140下方的半导体沟道层110的整个区之上接触第一电极105a的侧壁109。因此，鳍形半导体沟道层110可在半导体沟道层110的区之上接触第一电极105a的相应侧壁109及第二电极105b的相应侧壁109，半导体沟道层110的所述区具有类似于倒「u」的形状，所述形状包括半导体沟道层110的第一垂直部分110a、半导体沟道层110的第二垂直部分110b及半导体沟道层110的第一水平部分110c的至少一部分。此可进一步增大tft器件的沟道层110与源极电极105b及漏极电极105a之间的接触区域，此可为tft器件提供驱动电流的附加增大。半导体沟道层110的位于图14d中所示的虚线140上方的部分可继续超出电极105a、105b的侧壁109的垂直平面且可在电极105a、105b的上表面117之上延伸且接触电极105a、105b的上表面117。
151.参照图14a到图14c，半导体沟道层110的位于第一电极105a相应侧壁109与第二电极105a的相应侧壁109之间的部分可包括下凹上表面141。半导体沟道层110的下凹上表面141可为半导体沟道层110的凹陷部分111的附加位置，且可对应于半导体沟道层110的凹陷部分111的位置，如以上参照图6a到图6g所述。
152.随后，可实行图7a到图10c所示处理步骤，以在层堆叠601及603之上以及第二介电层104的上表面之上形成栅极介电层112，在栅极介电层112之上形成字线填充材料113及介电材料层114，形成上覆在鳍结构108及半导体沟道层110的鳍形部分上的电极115a、115b(例如字线)，且形成接触第二电极105b的上表面117的导通孔116a到116d，从而提供多个tft器件120a到120d。
153.图15是示出根据本公开各种实施例的形成薄膜晶体管(tft)器件(例如图10a到图10c中所示的tft器件120a到120d)的方法1500的步骤的流程图。参照图1a到图3c及图15，在方法1500的步骤1501中，可在支撑衬底8之上形成源极电极105b及漏极电极105a。参照图4a到图5b、图11a到图13d及图15，在方法1500的步骤1503中，可在源极电极105b与漏极电极105a之间形成鳍结构108，其中鳍结构108接触源极电极105b的相应侧壁109及漏极电极105a的相应侧壁109。参照图6a到图6g及图14a到图15，在方法1500的步骤1505中，可在鳍结构108的上表面、第一侧表面及第二侧表面之上形成半导体沟道层110，其中半导体沟道层110包括位于鳍结构108的第一侧表面之上的第一垂直部分110a及位于鳍结构108的第二侧表面之上的第二垂直部分110b，且半导体沟道层110的第一垂直部分110a及第二垂直部分110b接触源极电极105b的相应侧壁109及漏极电极105a的相应侧壁109。参照图7a到图7g及图15，在方法1500的步骤1507中，可在半导体沟道层110之上形成栅极介电层112。参照图8a到图9f，在方法1500的步骤1509中，可在栅极介电层112之上形成电极115a、115b(例如栅极电极)。
154.参照所有图式且根据本公开的各种实施例，半导体结构(例如tft器件120a到120d)可包括：源极电极105b；漏极电极105a；鳍结构108，在源极电极105b的相应侧壁109与漏极电极105a的相应侧壁109之间延伸且接触源极电极105b的相应侧壁109及漏极电极105a的相应侧壁109；半导体沟道层110，位于鳍结构108的上表面、第一侧表面及第二侧表面之上，其中半导体沟道层110可包括位于鳍结构108的第一侧表面之上的第一垂直部分110a及位于鳍结构108的第二侧表面之上的第二垂直部分110b，且半导体沟道层110的第一垂直部分110a及第二垂直部分110b接触源极电极105b的相应侧壁109及漏极电极105a的相
应侧壁109；栅极介电层112，位于半导体沟道层110之上；以及电极115a、115b(例如栅极电极)，位于栅极介电层112之上。
155.在实施例中，鳍结构108包含介电层106。
156.在另一实施例中，半导体沟道层110的第一垂直部分110a及第二垂直部分110b在源极电极105b的相应侧壁109及漏极电极105a的相应侧壁109的整个垂直高度h1之上接触源极电极105b的相应侧壁109及漏极电极105a的相应侧壁109。
157.在另一实施例中，鳍结构108的上表面与源极电极105b的上表面117及漏极电极105a的上表面117共面，且半导体沟道层110包括位于鳍结构108的上表面之上且在半导体沟道层110的第一垂直部分110a与第二垂直部分110b之间延伸的第一水平部分110c，且半导体沟道层110的第一水平部分110c延伸超过源极电极105b的相应侧壁109的垂直平面及漏极电极105a的相应侧壁109的垂直平面且接触源极电极105b及漏极电极105a中的每一者的相应上表面117。
158.在另一实施例中，鳍结构108的上表面的垂直高度h2小于源极电极105b的上表面117及漏极电极105a的上表面117的垂直高度h1，且半导体沟道层110包括位于鳍结构108的上表面之上且在半导体沟道层110的第一垂直部分110a与第二垂直部分110b之间延伸的第一水平部分110c，且半导体沟道层110的第一水平部分110c在鳍结构108的上表面上方接触源极电极105b的相应侧壁109及漏极电极105a的相应侧壁109。
159.在另一实施例中，半导体沟道层110的第一水平部分110c延伸超过源极电极105b的相应侧壁109的垂直平面及漏极电极105a的相应侧壁109的垂直平面且接触源极电极105b及漏极电极105a中的每一者的相应上表面117。
160.在另一实施例中，半导体沟道层110包括位于源极电极105b与漏极电极105a之间的凹陷部分111，其中半导体沟道层110的位于凹陷部分111中的第一垂直部分110a的宽度尺寸及第二垂直部分110b的宽度尺寸小于在半导体沟道层110的第一垂直部分110a及第二垂直部分110b接触源极电极105b的相应侧壁109及漏极电极105a的相应侧壁109的情况下半导体沟道层110的第一垂直部分110a的宽度尺寸及第二垂直部分110b的宽度尺寸。
161.在另一实施例中，半导体沟道层110包括从第一垂直部分110a延伸的第二水平部分110d及从第二垂直部分110b延伸的第三水平部分110e，其中凹陷部分111包括半导体沟道层110的位于第二水平部分110d及第三水平部分110e之上的空隙区域。
162.在另一实施例中，栅极介电层112延伸到半导体沟道层110的凹陷部分111中且局部地填充凹陷部分111，且电极115a、115b(例如栅极电极)填充凹陷部分111的剩余体积，使得电极115a、115b(例如栅极电极)的位于凹陷部分111内的部分在电极115a、115b(例如栅极电极)的三个侧表面及底表面上被栅极介电层112及半导体沟道层110环绕。
163.在另一实施例中，源极电极105b、漏极电极105a、鳍结构108、半导体沟道层110及栅极介电层112位于第一介电层104的上表面之上且接触第一介电层104的上表面，半导体结构还包括耦合到金属特征101(例如位线)的金属特征103(例如导通孔)，金属特征103(例如导通孔)延伸穿过第一介电层104且接触漏极电极105a的下表面。
164.在另一实施例中，半导体结构还包括第二介电层114以及第二导通孔116a到116d，第二介电层114位于电极115a、115b(例如栅极电极)的上表面及侧向侧表面之上，第二导通孔116a到116d延伸穿过第二介电层114及栅极介电层112且接触源极电极105b的上表面
117。
165.附加实施例涉及一种半导体结构，所述半导体结构包括：层堆叠601、603，位于介电层104之上；栅极介电层112，位于层堆叠601、603的上表面及侧表面之上；以及一对电极115a、115b(例如导电字线)，位于栅极介电层112之上且沿着垂直于第一水平方向hd2的第二水平方向hd1延伸，且沿着第一水平方向hd2彼此在侧向上间隔开，其中所述一对电极115a、115b(例如导电字线)中的每一电极115a、115b(例如导电字线)在层堆叠601、603的所述一对鳍结构108中的相应鳍结构108之上延伸，层堆叠601、603包括：第一电极105a，一对第二电极105b，位于第一电极105a的相对的侧上且沿着第一水平方向hd2与第一电极105a在侧向上隔开；一对鳍结构108，沿着第一水平方向hd2延伸，所述一对鳍结构108中的每一鳍结构108在第一电极105a的侧壁109与所述一对第二电极105b中的相应第二电极105b的侧壁之间延伸且接触第一电极105a的侧壁109及所述相应第二电极105b的所述侧壁；以及半导体沟道层110，位于所述一对第二电极105b中的第二电极105b的上表面117及侧壁109、所述一对鳍结构108中的第一鳍结构108的上表面及侧表面、第一电极105a的上表面117及两个相对的侧壁109、所述一对鳍结构108中的另一鳍结构108的上表面及侧表面以及所述一对第二电极105b中的另一第二电极105b的侧壁109及上表面117之上。
166.在实施例中，层堆叠601、603是第一层堆叠601、603，且半导体结构还包括位于介电层104之上且沿着第二水平方向hd1与第一层堆叠601、603在侧向上隔开的第二层堆叠601、603，第二层堆叠601、603包括：第一电极105a；一对第二电极105b，位于第一电极105a的相对的侧上且沿着第一水平方向hd2与第一电极105a在侧向上隔开；一对鳍结构108，沿着第一水平方向hd2延伸，所述一对鳍结构108中的每一鳍结构108在第一电极105a的侧壁109与所述一对第二电极105b中的相应第二电极105b的侧壁之间延伸且接触第一电极105a的侧壁109及所述相应第二电极105b的侧壁；以及半导体沟道层110，位于所述一对第二电极105b中的第二电极105b的上表面117及侧壁109、所述一对鳍结构108中的鳍结构108的上表面及侧表面、第一电极105a的上表面117及两个相对的侧壁109、所述一对鳍结构108中的另一鳍结构108的上表面及侧表面以及所述一对第二电极105b中的另一第二电极105b的侧壁109及上表面117，且其中栅极介电层112在第二层堆叠601、603的上表面及侧表面之上以及介电层104的位于第一层堆叠601、603与第二层堆叠601、603之间的上表面之上延伸，且所述一对电极115a、115b(例如导电字线)中的电极115a、115b(例如导电字线)中的每一者在第一层堆叠601、603的所述一对鳍结构108中的相应鳍结构108及第二层堆叠601、603的所述一对鳍结构108中的相应鳍结构108之上沿着第二水平方向hd1连续地延伸。
167.在另一实施例中，半导体结构还包括：第一导电金属特征101(例如位线)，在第一层堆叠601、603的下表面下方沿着第一水平方向hd2延伸；第二导电金属特征101(例如位线)，在第二层堆叠601、603的下表面下方沿着第一水平方向hd2延伸；第一金属特征103(例如导通孔)，从第一导电金属特征101(例如位线)延伸穿过介电层104且接触第一层堆叠601、603的第一电极105a的下表面；以及第二金属特征103(例如导通孔)，从第二导电金属特征101(例如位线)延伸穿过介电层104且接触第二层堆叠601、603的第一电极105a的下表面。
168.在另一实施例中，半导体结构还包括：第二介电层114，位于栅极介电层112之上且在侧向上环绕所述一对电极115a、115b(例如导电字线)；以及多个导通孔116a到116d，延伸
穿过第二介电层114及栅极介电层112且接触第一层堆叠601、603的第二电极105b及第二层堆叠601、603的第二电极105b中的每一者的上表面117。
169.在另一实施例中，第一层堆叠601、603的第一电极105a是第一对薄膜晶体管器件120a到120d的共用电极，且第二层堆叠601、603的第一电极105a是第二对薄膜晶体管器件120a到120d的共用电极。
170.附加实施例涉及一种制作半导体结构的方法，所述方法包括：在支撑衬底8之上形成源极电极105b及漏极电极105a；在源极电极105b与漏极电极105a之间形成鳍结构108，其中鳍结构108接触源极电极105b的相应侧壁109及漏极电极105a的相应侧壁109；在鳍结构108的上表面以及第一侧表面及第二侧表面之上形成半导体沟道层110，其中半导体沟道层110包括位于鳍结构108的第一侧表面之上的第一垂直部分110a及位于鳍结构108的第二侧表面之上的第二垂直部分110b，且半导体沟道层110的第一垂直部分110a及第二垂直部分110b接触源极电极105b的相应侧壁109及漏极电极105a的相应侧壁109；在半导体沟道层110之上形成栅极介电层112以及在栅极介电层112之上形成电极115a、115b(例如栅极电极)。
171.在实施例中，形成源极电极105b及漏极电极105a包括：在支撑衬底8之上形成介电层106；在介电层106之上形成包括开口的图案化掩模，所述开口穿过掩模，以暴露出介电层106的位于所述开口中的每一开口的底部处的上表面；通过图案化掩模实行蚀刻工艺，以移除介电层106的通过掩模中的开口暴露出的部分，从而提供穿过介电层106的开口；移除图案化掩模；以及在穿过介电层的开口内形成导电材料，以提供被介电层106在侧向上环绕的源极电极105b及漏极电极105a。
172.在另一实施例中，形成鳍结构108包括：在源极电极105b的上表面、漏极电极105a的上表面及介电层106的上表面之上形成图案化掩模107，其中图案化掩模107包括位于介电层106的在源极电极105b与漏极电极105a之间延伸的上表面之上的条形掩模部分107a、107b；以及通过图案化掩模107实行蚀刻工艺，以移除介电层106的通过图案化掩模107暴露出的部分，其中介电层106的位于图案化掩模107的条形掩模部分107a、107b之下的剩余部分形成在源极电极105b与漏极电极105a之间延伸的鳍结构108。
173.在另一实施例中，所述方法还包括：实行附加的蚀刻工艺以相对于源极电极105b的上表面117及漏极电极105a的上表面117使介电层106的上表面在垂直方向上下凹，使得鳍结构108的垂直高度h2小于源极电极105b及漏极电极105a的垂直高度h1，其中半导体沟道层110还包括在半导体沟道层110的第一垂直部分110a与第二垂直部分110b之间在鳍结构108的上表面之上延伸的水平部分110c，且半导体沟道层110的水平部分110c接触源极电极105b的相应侧壁109及漏极电极105a的相应侧壁109。
174.在另一实施例中，一种半导体结构，包括：源极电极；漏极电极；鳍结构，在所述源极电极的相应侧壁与所述漏极电极的相应侧壁之间延伸且接触所述源极电极的所述相应侧壁及所述漏极电极的所述相应侧壁；半导体沟道层，位于所述鳍结构的上表面、第一侧表面及第二侧表面之上，其中所述半导体沟道层包括位于所述鳍结构的所述第一侧表面之上的第一垂直部分及位于所述鳍结构的所述第二侧表面之上的第二垂直部分，且其中所述半导体沟道层的所述第一垂直部分及所述第二垂直部分接触所述源极电极的所述相应侧壁及所述漏极电极的所述相应侧壁；栅极介电层，位于所述半导体沟道层之上；以及栅极电
极，位于所述栅极介电层之上。
175.在另一实施例中，所述鳍结构包含介电材料。
176.在另一实施例中，所述半导体沟道层的所述第一垂直部分及所述第二垂直部分在所述源极电极的所述相应侧壁及所述漏极电极的所述相应侧壁的整个垂直高度之上接触所述源极电极的所述相应侧壁及所述漏极电极的所述相应侧壁。
177.在另一实施例中，所述鳍结构的所述上表面与所述源极电极及所述漏极电极中的每一者的相应上表面共面，且其中所述半导体沟道层包括位于所述鳍结构的所述上表面之上且在所述半导体沟道层的所述第一垂直部分与所述第二垂直部分之间延伸的第一水平部分，且所述半导体沟道层的所述第一水平部分延伸超过所述源极电极的所述相应侧壁及所述漏极电极的所述相应侧壁中的每一者的垂直平面且接触所述源极电极及所述漏极电极中的每一者的所述相应上表面。
178.在另一实施例中，所述鳍结构的所述上表面的垂直高度小于所述源极电极及所述漏极电极中的每一者的相应上表面的垂直高度，且其中所述半导体沟道层包括位于所述鳍结构的所述上表面之上且在所述半导体沟道层的所述第一垂直部分与所述第二垂直部分之间延伸的第一水平部分，且所述半导体沟道层的所述第一水平部分在所述鳍结构的所述上表面上方接触所述源极电极的所述相应侧壁及所述漏极电极的所述相应侧壁。
179.在另一实施例中，所述半导体沟道层的所述第一水平部分延伸超过所述源极电极的所述相应侧壁及所述漏极电极的所述相应侧壁中的每一者的垂直平面，以接触所述源极电极及所述漏极电极中的每一者的所述相应上表面。
180.在另一实施例中，所述半导体沟道层包括位于所述源极电极与所述漏极电极之间的凹陷部分，其中所述半导体沟道层的位于所述凹陷部分中的所述第一垂直部分的宽度尺寸及所述第二垂直部分的宽度尺寸小于在所述半导体沟道层的所述第一垂直部分及所述第二垂直部分接触所述源极电极的所述相应侧壁及所述漏极电极的所述相应侧壁的情况下所述半导体沟道层的所述第一垂直部分及所述第二垂直部分中的每一者的宽度尺寸。
181.在另一实施例中，所述半导体沟道层包括从所述第一垂直部分延伸的第二水平部分及从所述第二垂直部分延伸的第三水平部分，其中所述凹陷部分包括所述半导体沟道层的位于所述第二水平部分及所述第三水平部分之上的空隙区域。
182.在另一实施例中，所述栅极介电层延伸到所述半导体沟道层的所述凹陷部分中且局部地填充所述凹陷部分，且所述栅极电极填充所述凹陷部分的剩余体积，使得所述栅极电极的位于所述凹陷部分内的部分在所述栅极电极的三个侧表面及底表面上被所述栅极介电层及所述半导体沟道层环绕。
183.在另一实施例中，所述源极电极、所述漏极电极、所述鳍结构、所述半导体沟道层及所述栅极介电层位于第一介电层的上表面之上且接触所述第一介电层的所述上表面，所述半导体结构还包括耦合到位线的导通孔，所述导通孔延伸穿过所述第一介电层且接触所述漏极电极的下表面。
184.在另一实施例中，还包括第二介电层以及第二导通孔，所述第二介电层位于所述栅极电极的上表面及侧向侧表面之上，所述第二导通孔延伸穿过所述第二介电层及所述栅极介电层且接触所述源极电极的上表面。
185.在另一实施例中，一种半导体结构包括：层堆叠，位于第一介电层之上，所述层堆
叠包括：第一电极；一对第二电极，位于所述第一电极的相对的侧上且沿着第一水平方向与所述第一电极在侧向上隔开；一对鳍结构，沿着所述第一水平方向延伸，所述一对鳍结构中的每一鳍结构在所述第一电极的侧壁与所述一对第二电极中的相应第二电极的侧壁之间延伸且接触所述第一电极的所述侧壁及所述相应第二电极的所述侧壁；以及半导体沟道层，位于所述一对第二电极中的一第二电极的上表面及侧壁、所述一对鳍结构中的第一鳍结构的上表面及侧表面、所述第一电极的上表面及两个相对的侧壁、所述一对鳍结构中的第二鳍结构的上表面及侧表面以及所述一对第二电极中的另一第二电极的侧壁及上表面之上；栅极介电层，位于所述层堆叠的上表面及侧表面之上；以及一对导电字线，位于所述栅极介电层之上且沿着垂直于所述第一水平方向的第二水平方向延伸，且沿着所述第一水平方向彼此在侧向上间隔开，其中所述一对导电字线中的每一导电字线在所述层堆叠的所述一对鳍结构中的相应鳍结构之上延伸。
186.在另一实施例中，所述层堆叠包括第一层堆叠，且所述半导体结构还包括位于所述第一介电层之上且沿着所述第二水平方向与所述第一层堆叠在侧向上隔开的第二层堆叠，所述第二层堆叠包括：第一电极；一对第二电极，位于所述第一电极的相对的侧上且沿着所述第一水平方向与所述第一电极在侧向上隔开；一对鳍结构，沿着所述第一水平方向延伸，所述一对鳍结构中的每一鳍结构在所述第一电极的侧壁与所述一对第二电极中的相应第二电极的侧壁之间延伸且接触所述第一电极的所述侧壁及所述相应第二电极的所述侧壁；以及半导体沟道层，位于所述一对第二电极中的一第二电极的上表面及侧壁、所述一对鳍结构中的一鳍结构的上表面及侧表面、所述第一电极的上表面及两个相对的侧壁、所述一对鳍结构中的另一鳍结构的上表面及侧表面以及所述一对第二电极中的另一第二电极的侧壁及上表面之上，且其中：所述栅极介电层在所述第二层堆叠的上表面及侧表面之上以及所述第一介电层的位于所述第一层堆叠与所述第二层堆叠之间的上表面之上延伸，且所述一对导电字线中的每一者在所述第一层堆叠的所述一对鳍结构中的相应鳍结构及所述第二层堆叠的所述一对鳍结构中的相应鳍结构之上沿着所述第二水平方向连续地延伸。
187.在另一实施例中，还包括：第一导电位线，在所述第一层堆叠的下表面下方沿着所述第一水平方向延伸；第二导电位线，在所述第二层堆叠的下表面下方沿着所述第一水平方向延伸；第一导通孔，从所述第一导电位线延伸穿过所述第一介电层且接触所述第一层堆叠的所述第一电极的下表面；以及第二导通孔，从所述第二导电位线延伸穿过所述第一介电层且接触所述第二层堆叠的所述第一电极的下表面。
188.在另一实施例中，还包括：第二介电层，位于所述栅极介电层之上且在侧向上环绕所述一对导电字线；以及多个第三导通孔，延伸穿过所述第二介电层及所述栅极介电层且接触所述第一层堆叠的所述一对第二电极及所述第二层堆叠的所述一对第二电极中的每一者的相应上表面。
189.在另一实施例中，其中所述第一层堆叠的所述第一电极包括第一对晶体管器件的共用电极，且所述第二层堆叠的所述第一电极包括第二对晶体管器件的共用电极。
190.在另一实施例中，一种制作半导体结构的方法，包括：在支撑衬底之上形成源极电极及漏极电极；在所述源极电极与所述漏极电极之间形成鳍结构，其中所述鳍结构接触所述源极电极的相应侧壁及所述漏极电极的相应侧壁；在所述鳍结构的上表面、第一侧表面
及第二侧表面之上形成半导体沟道层，其中所述半导体沟道层包括位于所述鳍结构的第一侧表面之上的第一垂直部分及位于所述鳍结构的所述第二侧表面之上的第二垂直部分，且所述半导体沟道层的所述第一垂直部分及所述第二垂直部分接触所述源极电极的所述相应侧壁及所述漏极电极的所述相应侧壁；在所述半导体沟道层之上形成栅极介电层；以及在所述栅极介电层之上形成栅极电极。
191.在另一实施例中，形成所述源极电极及所述漏极电极包括：在所述支撑衬底之上形成介电层；在所述介电层之上形成包括开口的第一图案化掩模，所述开口穿过所述第一图案化掩模以暴露出所述介电层的位于所述开口中的每一开口的底部处的上表面；通过所述第一图案化掩模实行蚀刻工艺，以移除所述介电层的通过所述第一图案化掩模中的所述开口暴露出的部分，从而提供穿过所述介电层的开口；移除所述第一图案化掩模；以及在穿过所述介电层的所述开口内形成导电材料，以提供被所述介电层在侧向上环绕的所述源极电极及所述漏极电极。
192.在另一实施例中，形成所述鳍结构包括：在所述源极电极的上表面、所述漏极电极的上表面及所述介电层的所述上表面之上形成第二图案化掩模，其中所述第二图案化掩模包括位于所述介电层的在所述源极电极与所述漏极电极之间延伸的所述上表面之上的条形掩模部分；以及通过所述第二图案化掩模实行蚀刻工艺，以移除所述介电层的通过所述第二图案化掩模暴露出的部分，其中所述介电层的位于所述第二图案化掩模的所述条形掩模部分之下的剩余部分形成在所述源极电极与所述漏极电极之间延伸的所述鳍结构。
193.在另一实施例中，还包括：实行附加的蚀刻工艺以相对于所述源极电极的所述上表面及所述漏极电极的所述上表面使所述介电层的所述上表面在垂直方向上下凹，使得所述鳍结构的垂直高度小于所述源极电极及所述漏极电极的垂直高度，其中所述半导体沟道层还包括在所述半导体沟道层的所述第一垂直部分与所述第二垂直部分之间在所述鳍结构的所述上表面之上延伸的水平部分，且所述半导体沟道层的所述水平部分接触所述源极电极的所述相应侧壁及所述漏极电极的所述相应侧壁。
194.以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对本文作出各种改变、代替及变更。