NAND型闪存的栅极的制造方法与流程

本发明涉及一种半导体集成电路，特别是涉及一种nand型闪存(flash)的栅极的制造方法。

背景技术：

1、nand flash以其可以尽可能的缩减尺寸以及较大容量的优点而受到广泛关注。其制造工艺中的栅极刻蚀工艺更是由于其刻蚀膜层结构极其复杂，高宽比高等挑战而成为“nand flash制造中的皇冠”。

2、nand flash的存储单元的栅极结构采用叠层结构，存储单元的栅极结构从下往上的膜层结构依次为多晶硅浮栅，栅极间介质层和多晶硅控制栅；而对于场氧如浅沟槽隔离(sti)表面上的结构，由于工艺本身的特点，其从下往上的膜层结构依次为栅极间介质层和多晶硅控制栅。从中可以看到，栅极间介质层包裹在多晶硅浮栅的周围以隔离多晶硅控制栅与多晶硅浮栅。其中，为了降低多晶硅耗尽层厚度，加快擦写速度，多晶硅控制栅在形成过程中采用原位掺杂的方案，向其中进行磷元素和碳元素的掺杂。多晶硅耗尽层是指通过栅极金属电极将栅极电压加到多晶硅控制栅上之后，多晶硅控制栅中电子容易吸引到栅极金属电极的一侧，这样在多晶硅控制栅的靠近栅极间介质层的部分厚度中会产生载流子耗尽并形成多晶硅耗尽层，多晶硅耗尽层相当于增加的栅极间介质层的厚度，减少了多晶硅控制栅和多晶硅浮栅之间的耦合电容，从而会降低擦写速度。

3、为保证栅极结构能够安全形成，在栅极结构上方还要形成不同的掩模层结构。尤其是在进入20nm以内的节点之后，更是需要采用自对准双重成像技术(self-aligneddouble patterning，sadp)sadp，这种工艺以刻蚀后的侧墙作为定义关键尺寸(criticaldimension，cd)的膜层。在经过图形传递层之后，将侧墙的关键尺寸传递到下部的栅极。

4、如图1所示，是现有nand型闪存的栅极的制造方法中存储区的部分区域的俯视图；如图2a至图6a，是现有nand型闪存的栅极的制造方法的各步骤中沿图1虚线aa的剖面图；如图2b至图6b所示，是现有nand型闪存的栅极的制造方法的各步骤中沿图1虚线bb的剖面图；现有nand型闪存的制造方法中，闪存的存储区的存储单元的形成步骤包括：

5、步骤一、如图1所示，在半导体衬底101上形成多个场氧102并由所述场氧102隔离出多个有源区。图1中，各所述场氧102之间的所述半导体衬底101组成有源区。虚线aa处的剖面为沿所述有源区的剖面，虚线bb处的剖面最会形成的多晶硅控制栅104之间的剖面。多晶硅控制栅104和有源区的交叠区域为多晶硅浮栅103的形成区域。

6、如图2a所示，在所述有源区的表面上依次形成浮栅介质层105和第一多晶硅层103a，所述第一多晶硅层103a用于形成多晶硅浮栅103。

7、如图2b所示，在所述场氧101的表面上没有形成所述浮栅介质层105和所述第一多晶硅层103a。结合图1所示，所述浮栅介质层105和所述第一多晶硅层103a通常自对准形成于所述有源区的表面上。

8、通常所述半导体衬底101包括硅衬底。

9、所述场氧102采用浅沟槽隔离(sti)工艺形成。

10、在所述存储区中，各所述场氧102平行排列，各所述有源区平行排列。

11、步骤二、如图2a所示，依次形成栅极间介质层106和第二多晶硅层104a，如图2b所示，所述栅极间介质层106会覆盖所述第一多晶硅层103a表面以及所述场氧102表面；所述第二多晶硅层104a形成于所述栅极间介质层106表面；所述第二多晶硅层104a用于形成多晶硅控制栅104，所述第二多晶硅层104a的掺杂浓度需要设置为重掺杂以满足器件性能的要求，包括使所述存储单元的阈值电压和擦写速度满足要求值，所述存储单元的阈值电压和擦写速度都和所述第二多晶硅层104a和所述多晶硅浮栅103之间的耦合作用相关，当所述第二多晶硅层104a的掺杂浓度增加后，能降低多晶硅控制栅104的多晶硅电阻，还能降低多晶硅控制栅104的多晶硅耗尽层的厚度，从而能增加多晶硅控制栅104和多晶硅浮栅103之间的电容并从而增加耦合作用，从而使得擦写速度和阈值电压都满足要求。

12、通常，在所述存储区中还形成有选择管。

13、在所述存储单元的阵列中，所述选择管和所控制的多个所述存储单元相串联。形成所述栅极间介质层106之后，还包括对所述栅极间介质层106进行选择性刻蚀用以将所述选择管的形成区域的所述栅极间介质层106全部或部分去除；在所述第二多晶硅层104a形成之后，在所述选择管的形成区域中，所述第二多晶硅层104a和底部的所述第一多晶硅层103a接触。

14、在所述存储区外还包括外围区(未显示)，外围晶体管形成于所述外围区中。形成所述栅极间介质层106之后，还包括对所述栅极间介质层106进行选择性刻蚀用以将所述外围晶体管的形成区域的所述栅极间介质层106全部或部分去除；在所述第二多晶硅层104a形成之后，在所述外围晶体管的形成区域中，所述第二多晶硅层104a和底部的所述第一多晶硅层103a会在所述栅极间介质层6去除区域直接接触。

15、步骤三、如图2a所示，在所述第二多晶硅层104a表面形成由多层具有刻蚀速率差别的掩膜子层组成的图形传递掩膜层107。

16、图2a中，所述图形传递掩膜层107由第一掩膜子层1071、第二掩膜子层1072和第三掩膜子层1073叠加而成，所述第一掩膜子层1071采用氮化硅层，所述第二掩膜子层1072采用氧化硅层，所述第三掩膜子层1073采用无定型硅。

17、步骤四、如图2a所示，定义出所述多晶硅控制栅104的形成区域。由于图2b对应的形成区域为所述多晶硅控制栅104之间的区域，故在图2b的区域全部打开。

18、通常采用sadp工艺形成第二侧墙108定义出各所述存储单元的所述多晶硅控制栅104的形成区域。

19、采用光刻胶图形109定义出各所述选择管和各所述外围晶体管的所述多晶硅控制栅104的形成区域。

20、如图3a所示，依次对所述多晶硅控制栅104的形成区域外的所述图形传递掩膜层107的所述掩膜子层进行刻蚀以实现所述图形传递掩膜层107的图形化。对所述图形传递掩膜层107的图形化的刻蚀中，会先以所述第二侧墙108和所述光刻胶图形109为掩膜对所述第三掩膜子层1073进行刻蚀，从而使所述第三掩膜子层1073图形化；之后，再以所述第二侧墙108和所述光刻胶图形109和底部的所述第三掩膜子层1073为掩膜对所述第二掩膜子层1072进行刻蚀，从而使所述第二掩膜子层1072图形化；之后则以所述第二侧墙108和所述光刻胶图形109和底部的所述第三掩膜子层1073和所述第二掩膜子层1072为掩膜对底部的所述第一掩膜子层1071进行刻蚀，从而使所述第一掩膜子层1071图形化。通过图形逐层向下转移，能使图形实现精确转移，这样，即使所述第二侧墙108和所述光刻胶图形109在刻蚀过程中产生损耗，也不会影响所述第一掩膜子层1071的图形。

21、由图3b所示可知，图3b中的所述图形传递掩膜层107都被去除。

22、步骤五、进行栅极刻蚀，包括：以图形化的所述图形传递掩膜层107为掩膜依次对所述第二多晶硅层104a、所述栅极间介质层106和所述第一多晶硅层103a进行刻蚀。

23、也即所述栅极刻蚀包括了3步刻蚀，分别为：对所述第二多晶硅层104a的刻蚀、对所述栅极间介质层106的刻蚀和对所述第一多晶硅层103a的刻蚀。

24、如图4a所示，对所述第二多晶硅层104a的刻蚀形成所述多晶硅控制栅104。图4a中，所述第二多晶硅层104a刻蚀后形成的所述多晶硅控制栅单独用标记104表示。同时，所述选择管的形成区域中，所述第二多晶硅层104a刻蚀后的部分单独采用标记104b表示。图4b所示区域中的所述第二多晶硅层104a都被去除。对所述第二多晶硅层104a的刻蚀是停止在所述栅极间介质层106的表面上。

25、如图5a所示，接着进行对所述栅极间介质层106的刻蚀，对所述栅极间介质层106的刻蚀是停止在所述第一多晶硅层103a中。通常在刻蚀所述栅极间介质层106的过程中，所述多晶硅控制栅104的侧面被暴露并会被横向刻蚀并使得所述多晶硅控制栅104的宽度减少。图5a中，虚线框110表示所述栅极间介质层106刻蚀之前的所述多晶硅控制栅104的形成区域，可以看出，所述多晶硅控制栅104的宽度会减少。

26、如图6a所示，接着进行对所述第一多晶硅层103a的刻蚀，对所述第一多晶硅层103a的刻蚀是停止在所述浮栅介质层105的表面上。通常在刻蚀所述第一多晶硅层103a的过程中，所述多晶硅控制栅104的侧面被暴露并会被横向刻蚀并使得所述多晶硅控制栅104的宽度进一步减少。图6b所示区域中的所述第一多晶硅层103a都被去除。图6a中，所述第一多晶硅层103a刻蚀后形成的所述存储单元的所述多晶硅浮栅单独采用标记103表示，所述第一多晶硅层103a刻蚀后形成的所述选择管的多晶硅单独采用标记103b表示。

27、由所述栅极刻蚀后的所述第二多晶硅层104a组成所述多晶硅控制栅104；由所述栅极刻蚀后的所述第一多晶硅层103a组成所述多晶硅浮栅103；各所述存储单元具有第一栅极结构，所述第一栅极结构由形成于所述有源区表面的所述浮栅介质层105、所述多晶硅浮栅103、所述栅极间介质层106和所述多晶硅控制栅104叠加而成；各所述第一栅极结构之间具有第一间隔区。

28、通常如图1所示，各所述存储单元呈阵列排列，同一行的各所述存储单元的所述多晶硅控制栅104连接在一起并形成多晶硅行，各所述多晶硅行跨越多个所述有源区和多个所述场氧102，各所述多晶硅行平行排列。

29、步骤五刻蚀完成后，在所述选择管的形成区域中会同时形成所述选择管的第二栅极结构111，所述第二栅极结构111由形成于所述有源区表面的栅介质层、所述第一多晶硅层103b和所述第二多晶硅层104b叠加而成。所述第二栅极结构111的栅介质层和所述浮栅介质层105的工艺结构相同。

30、在所述外围晶体管的形成区域中会同时形成所述外围晶体管的第三栅极结构(未显示)，所述第三栅极结构由形成于所述有源区表面的栅介质层、所述第一多晶硅层和所述第二多晶硅层叠加而成。

31、由上可知，现有方法中，在栅极刻蚀过程中，栅极间介质层刻蚀步骤以及多晶硅浮栅刻蚀步骤中，很容易对多晶硅控制栅进行横向刻蚀，使其关键尺寸减小。在对多晶硅进行了磷掺杂了之后，这种多晶硅控制栅的尺寸减小会变得更加明显。

32、随着栅极结构的关键尺寸减小，这种关键尺寸减小所带来的影响越来越严重，不仅会造成栅极结构的倒塌问题，从而影响产品良率，还会使栅极结构的多晶硅控制栅与多晶硅浮栅之间的耦合效率(couple ratio)下降，从而影响到编程速度等关键参数。减小栅极间介质层以及多晶硅浮栅的刻蚀量有利于解决该问题，但是会形成篱笆(fence)缺陷以及多晶硅残留等问题。减少多晶硅控制栅的磷掺杂有利于解决该问题，但是不利于编程速度等关键器件参数；这是因为，多晶硅控制栅的磷掺杂虽然消除栅极结构的关键尺寸的减少的技术问题，但是同时会带来多晶硅控制栅的耗尽层的厚度增加的问题，多晶硅控制栅的耗尽层增加则相当于增加了栅极间介质层的厚度，也即相当于降低了多晶硅控制栅和多晶硅浮栅之间的耦合电容，故多晶硅控制栅与多晶硅浮栅之间的耦合效率也同样会下降。所以，现有方法中，增加多晶硅控制栅的磷掺杂浓度虽然能降低多晶硅耗尽层的厚度，但是会对栅极刻蚀工艺产生不利影响，使多晶硅控制栅的关键尺寸减小，从而使栅极结构的多晶硅控制栅与多晶硅浮栅之间的耦合效率降低；而如果降低多晶硅控制栅的磷掺杂浓度，虽然能使多晶硅控制栅的关键尺寸的大小能保持，但是会增加多晶硅耗尽层的厚度，多晶硅耗尽层的厚度的增加同样会使栅极结构的多晶硅控制栅与多晶硅浮栅之间的耦合效率降低，最终都会使得器件的擦写速率下降。所以，现有方法中栅极刻蚀工艺窗口以及产品器件性能对多晶硅控制栅的掺杂浓度的要求正好相反，二者存在矛盾。

技术实现思路

1、本发明所要解决的技术问题是提供一种nand型闪存的制造方法，能增加存储单元的栅极刻蚀工艺窗口以及同时确保产品器件性能也满足要求。

2、为解决上述技术问题，本发明提供的nand型闪存的制造方法中，闪存的存储区的存储单元的形成步骤包括：

3、步骤一、在半导体衬底上形成多个场氧并由所述场氧隔离出多个有源区。

4、在所述有源区的表面上依次形成浮栅介质层和第一多晶硅层，所述第一多晶硅层用于形成多晶硅浮栅。

5、步骤二、依次形成栅极间介质层和第二多晶硅层，所述栅极间介质层会覆盖所述第一多晶硅层表面以及所述场氧表面；所述第二多晶硅层形成于所述栅极间介质层表面；所述第二多晶硅层用于形成多晶硅控制栅，所述第二多晶硅层具有第一掺杂浓度，所述多晶硅控制栅具有目标掺杂浓度；所述第一掺杂浓度小于所述目标掺杂浓度，且所述第一掺杂浓度设置为使后续栅极刻蚀后的所述多晶硅控制栅的宽度满足要求。

6、步骤三、在所述第二多晶硅层表面形成由多层具有刻蚀速率差别的掩膜子层组成的图形传递掩膜层。

7、步骤四、定义出所述多晶硅控制栅的形成区域，依次对所述多晶硅控制栅的形成区域外的所述图形传递掩膜层的所述掩膜子层进行刻蚀以实现所述图形传递掩膜层的图形化。

8、步骤五、进行栅极刻蚀，包括：以图形化的所述图形传递掩膜层为掩膜依次对所述第二多晶硅层、所述栅极间介质层和所述第一多晶硅层进行刻蚀。

9、由所述栅极刻蚀后的所述第二多晶硅层组成所述多晶硅控制栅；由所述栅极刻蚀后的所述第一多晶硅层组成所述多晶硅浮栅；各所述存储单元具有第一栅极结构，所述第一栅极结构由形成于所述有源区表面的所述浮栅介质层、所述多晶硅浮栅、所述栅极间介质层和所述多晶硅控制栅叠加而成；各所述第一栅极结构之间具有第一间隔区。

10、在刻蚀所述栅极间介质层和所述第一多晶硅层的过程中，所述多晶硅控制栅的侧面被暴露并会被横向刻蚀并使得所述多晶硅控制栅的宽度减少，利用所述第一掺杂浓度越低所述多晶硅控制栅的宽度减小值越少的特征实现对所述栅极刻蚀后的所述多晶硅控制栅的宽度控制，所述栅极刻蚀后的所述多晶硅控制栅的宽度要求保证所述多晶硅控制栅不会倒塌并增加所述多晶硅控制栅和所述多晶硅浮栅之间的交叠面积。

11、步骤六、形成第一侧墙，在所述存储区中，所述第一侧墙形成于所述第一栅极结构的侧面并将所述第一间隔区完全填充。

12、步骤七、以所述第一侧墙为自对准掩膜，调节所述多晶硅控制栅顶部的所述图形传递掩膜层的厚度，之后进行自对准离子注入，所述自对准离子注入将掺杂杂质穿过所述图形传递掩膜层注入到所述多晶硅控制栅中，所述自对准离子注入使所述多晶硅控制栅的掺杂浓度提升到所述目标掺杂浓度。

13、进一步的改进是，所述半导体衬底包括硅衬底。

14、进一步的改进是，所述场氧采用浅沟槽隔离工艺形成。

15、进一步的改进是，步骤一中，在所述存储区中，各所述场氧平行排列，各所述有源区平行排列。

16、进一步的改进是，步骤五中，各所述存储单元呈阵列排列，同一行的各所述存储单元的所述多晶硅控制栅连接在一起并形成多晶硅行，各所述多晶硅行跨越多个所述有源区和多个所述场氧，各所述多晶硅行平行排列。

17、进一步的改进是，在所述存储区中还形成有选择管；

18、在所述存储单元的阵列中，所述选择管和所控制的多个所述存储单元相串联；

19、步骤二中，形成所述栅极间介质层之后，还包括对所述栅极间介质层进行选择性刻蚀用以将所述选择管的形成区域的所述栅极间介质层全部或部分去除；在所述第二多晶硅层形成之后，在所述选择管的形成区域中，所述第二多晶硅层和底部的所述第一多晶硅层接触；

20、步骤五刻蚀完成后，在所述选择管的形成区域中会同时形成所述选择管的第二栅极结构，所述第二栅极结构由形成于所述有源区表面的栅介质层、所述第一多晶硅层和所述第二多晶硅层叠加而成。

21、进一步的改进是，在所述存储区外还包括外围区，外围晶体管形成于所述外围区中；

22、步骤二中，形成所述栅极间介质层之后，还包括对所述栅极间介质层进行选择性刻蚀用以将所述外围晶体管的形成区域的所述栅极间介质层全部或部分去除；在所述第二多晶硅层形成之后，在所述外围晶体管的形成区域中，所述第二多晶硅层和底部的所述第一多晶硅层接触；

23、步骤五刻蚀完成后，在所述外围晶体管的形成区域中会同时形成所述外围晶体管的第三栅极结构，所述第三栅极结构由形成于所述有源区表面的栅介质层、所述第一多晶硅层和所述第二多晶硅层叠加而成。

24、进一步的改进是，步骤三中，所述图形传递掩膜层由第一掩膜子层、第二掩膜子层和第三掩膜子层叠加而成，所述第一掩膜子层采用氮化硅层，所述第二掩膜子层采用氧化硅层，所述第三掩膜子层采用无定型硅。

25、进一步的改进是，步骤四中，采用sadp工艺形成第二侧墙定义出各所述存储单元的所述多晶硅控制栅的形成区域；

26、采用光刻胶图形定义出各所述选择管和各所述外围晶体管的所述多晶硅控制栅的形成区域。

27、进一步的改进是，步骤六中，所述第一侧墙也同时形成在所述第二栅极结构的侧面以及所述第三栅极结构的侧面，各所述第二栅极结构之间的第二间隔区以及各所述第三栅极结构之间的第三间隔区。

28、进一步的改进是，进行步骤七之前，还包括：

29、形成第二掩膜层，所述第二掩膜层形成于所述第一栅极结构、所述第二栅极结构和所述第三栅极结构顶部表面上以及所述第二间隔区和所述第三间隔区的有源区表面上；

30、对所述第二掩膜层进行刻蚀以将各所述第一栅极结构、所述第二栅极结构和所述第三栅极结构顶部表面上的所述第二掩膜层去除，所述第二间隔区和所述第三间隔区中由所述第一侧墙和所述第二掩膜层填充。

31、进一步的改进是，所述第二掩膜层采用空气间隙掩膜层，在步骤七完成之后，还包括：

32、以所述第二掩膜层为掩膜将所述第一侧墙全部或部分去除；

33、将去除所述第一侧墙的区域的顶部封闭形成空气间隙(air gap)。

34、进一步的改进是，所述第一侧墙由第一子侧墙和第二子侧墙叠加而成，所述第一子侧墙的材料采用氧化硅，所述第二子侧墙的采用采用氮化硅。

35、进一步的改进是，所述第二掩膜层由氧化硅层、氮化硅层和氧化硅层叠加而成。

36、进一步的改进是，所述目标掺杂浓度设置为使所述存储单元的阈值电压和擦写速度满足要求值。

37、本发明将用于刻蚀形成多晶硅控制栅的第二多晶硅层的第一掺杂浓度设置为小于多晶硅栅的目标掺杂浓度，这样第一掺杂浓度就能独立于目标掺杂浓度设置，使得第一掺杂浓度能根据存储单元的栅极刻蚀工艺要求进行设置，利用在刻蚀栅极间介质层和第一多晶硅层的过程中第一掺杂浓度越低多晶硅控制栅的宽度减少值越小的特点，通过降低第一掺杂浓度来减少刻蚀过程中多晶硅控制栅的宽度减少值并从而增加刻蚀后的多晶硅控制栅的宽度，使得刻蚀后的多晶硅控制栅的宽度满足要求，刻蚀后的多晶硅控制栅的宽度所满足的要求为保证所述多晶硅控制栅不会倒塌以及电性要求，在多晶硅栅不会倒塌的基础上，刻蚀后的多晶硅控制栅的宽度增加后还会增加多晶硅控制栅和多晶硅浮栅之间的交叠面积,提高多晶硅控制栅和多晶硅浮栅之间的耦合，所以，本发明最后能增加存储单元的栅极刻蚀工艺和器件窗口。

38、另外，本发明在第一栅极结构的刻蚀工艺完成后，通过在第一栅极结构之间的第一间隔区填充第一侧墙，能够实现对多晶硅控制栅进行自对准离子注入并通过自对准离子注入使多晶硅控制栅的掺杂浓度提升为目标掺杂浓度，自对准离子注入能减少工艺成本；而目标掺杂浓度则能使存储单元的性能如阈值电压和擦写速率满足要求，且目标掺杂浓度越高，则多晶硅控制栅的多晶硅耗尽层的厚度越薄以及多晶硅控制栅的多晶硅电阻越小，多晶硅控制栅和多晶硅浮栅之间电容越大，耦合效应也越大，从而能提升擦写速率并使擦写速率满足要求，还能使阈值电压满足要求。

39、由上可知，本发明将第二多晶硅层刻蚀前后的掺杂浓度分别按照不同的要求进行设置，解决了第一栅极结构刻蚀的工艺窗口和产品器件性能对第二多晶硅层的掺杂浓度的要求为互相矛盾的缺陷，能分别使得第一栅极结构刻蚀的工艺窗口和最后形成的产品器件性能都满足要求。

40、另外，本发明的自对准离子注入并不需要增加额外的掩膜，故本发明还具有工艺成本低的特点。