半导体结构及其制备方法与流程

1.本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及其制备方法。


背景技术：

2.随着动态存储器的集成密度朝着更高的方向发展，对动态存储器阵列结构中晶体管的排布方式以及晶体管尺寸产生了更高的要求。全环绕栅极晶体管结构作为动态存储器中的晶体管时，可在给定工艺条件下可获得较小的图案尺寸，有利于增加动态存储器的集成密度。
3.在对动态存储器结构的排布方式以及如何缩小动态存储器结构的尺寸进行研究的同时，也需要提高小尺寸的动态存储器的电学性能。具体的，随着动态存储器结构尺寸的缩小，动态存储器结构中，在垂直于位线的厚度方向上，相邻位线之间的间隔距离也越来越小，间隔距离较小的位线可能产生较大的寄生电容，影响动态存储器的电学性能。


技术实现要素：

4.本公开实施例提供一种半导体结构及其制备方法，至少有利于减小相邻位线之间的寄生电容。
5.本公开实施例一方面提供一种半导体结构，包括：基底；多条间隔排布且沿第一方向延伸的位线，位线位于基底内，位线包括交替间隔排布的第一位线和第二位线，且第一位线与第二位线在沿位线的厚度方向上相互错开；在基底上间隔排布的多个半导体柱，半导体柱与位线相对应，且半导体柱底面与相应的位线表面相接触。
6.在一些实施例中，沿位线的厚度方向上，第一位线与第二位线部分错开。
7.在一些实施例中，沿位线的厚度方向上，第二位线的顶面高于第一位线的底面，且第二位线的顶面与第一位线的底面之间的距离小于或等于5-10nm。
8.在一些实施例中，沿位线的厚度方向上，第一位线的底面高于第二位线的顶面。
9.在一些实施例中，沿位线的厚度方向上，第一位线的底面与第二位线的顶面之间的距离小于或等于10-50nm。
10.在一些实施例中，每一位线的厚度均相同。
11.在一些实施例中，沿位线的厚度方向上，每一第一位线顶面的高度均相同，每一第二位线顶面的高度均相同。
12.在一些实施例中，沿位线的厚度方向上，每一半导体柱的长度均相同，第一位线对应的半导体柱的顶面高度与第二位线对应的半导体柱的顶面高度不同。
13.在一些实施例中，沿位线的厚度方向上，每一半导体柱的顶面平齐，第一位线对应的半导体柱的长度与第二位线对应的半导体柱的长度不同。
14.在一些实施例中，还包括：多个沿第二方向延伸的字线，同一字线环绕多个半导体柱设置，其中，沿位线的厚度方向上，邻接半导体柱的字线厚度相同。
15.在一些实施例中，沿位线的厚度方向上，邻接不同半导体柱的字线的顶面高度相
同。
16.在一些实施例中，每一字线包括沿第二方向交替排布的第一字线区和第二字线区，第一字线区与第一位线对应的半导体柱相邻接，第二字线区与第二位线对应的半导体柱相邻接，沿位线的厚度方向上，每一第一字线区的顶面高度均相同，每一第二字线区的顶面高度均相同，第一字线区的顶面高度与第二字线区的顶面高度不同。
17.本公开实施例另一方面还提供一种导体结构的制备方法用于制备上述任一所述的半导体结构，半导体结构的制备方法包括：供基底；在基底内形成多条间隔排布且沿第一方向延伸的位线，位线包括交替间隔排布的第一位线和第二位线，且第一位线与第二位线在沿位线的厚度方向上相互错开；形成多个间隔排布的半导体柱，半导体柱与位线相对应，且半导体柱底面与相应的位线表面相接触。
18.在一些实施例中，形成半导体柱以及位线的工艺步骤包括：提供初始基底；在初始基底内形成多个沿第一方向排布的凹槽，凹槽包括交替间隔排布的第一凹槽和第二凹槽，第一凹槽底部和第二凹槽底部的深度不同，且剩余初始基底包括多个相互分立的半导体柱，半导体柱位于相邻第一凹槽之间，且还位于相邻第二凹槽之间；在凹槽底部以及半导体柱底部形成位线。
19.在一些实施例中，形成位线的步骤包括：在第一凹槽底部和第二凹槽底部形成金属层；进行退火处理，在第一凹槽底部、第二凹槽底部以及半导体柱底部形成金属硅化物层；去除未发生反应的金属层。
20.在一些实施例中，形成金属层之前还包括：在凹槽的侧壁形成保护层，保护层露出凹槽底部。
21.在一些实施例中，在形成保护层之后，形成金属层之前还包括：对第一凹槽底部和第二凹槽底部进行刻蚀。
22.在一些实施例中，形成位线的步骤还包括：在金属硅化物层上形成导电层，导电层和金属硅化物层构成位线。
23.本公开实施例提供的技术方案至少具有以下优点：半导体结构包括多条相互独立的位线，每一位线与半导体结构中的部分半导体柱的底部相接触，其中，半导体柱为晶体管的半导体通道，位线用于电连接基底上部分晶体管的半导体通道中沟道区一侧的有源区。半导体结构中的位线包括交替间隔排布的第一位线和第二位线，因此，与第一位线相邻的位线为第二位线，与第二位线相邻的位线为第一位线，沿位线的厚度方向上，第一位线与第二位线相互错开，使得相邻位线的在沿位线的厚度方向上相互错开，有利于增大相邻位线之间的间隔距离，进而有利于减小相邻位线之间产生的寄生电容，有利于提高半导体结构的电学性能。
附图说明
24.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
25.图1为本公开实施例提供的一种半导体结构的示意图；
26.图2为本公开实施例提供一种半导体结构沿垂直于第三方向的剖视图；
27.图3为本公开实施例提供的一种半导体结构在e-e1处的剖面示意图；
28.图4为本公开实施例提供的另一种半导体结构在e-e1处的剖面示意图；
29.图5为本公开实施例提供的另一种半导体结构的示意图；
30.图6为本公开实施例提供的另一种半导体结构在e-e1处的剖面示意图；
31.图7为本公开实施例提供的另一种半导体结构在e-e1处的剖面示意图；
32.图8为本公开实施例提供的另一种半导体结构在e-e1处的剖面示意图；
33.图9至图12为本公开实施例提供的半导体结构的制备方法中一种形成半导体柱的各步骤示意图；
34.图13至图18为本公开实施例提供的半导体结构的制备方法中一种制备位线的各步骤示意图。
具体实施方式
35.由背景技术可知，半导体结构中相邻位线之间的间隔距离较小，会使得相邻的位线产生较大的寄生电容，影响半导体结构的电学性能。
36.本公开实施例提供了一种半导体结构及其制备方法，半导体结构包括沿第一方向延伸的多条位线，位线与作为晶体管的半导体通道的半导体柱的底部相接触，用于电连接基底上部分半导体通道中沟道区一侧的源漏区。位线包括交替间隔排布的第一位线和第二位线，且沿位线的厚度方向上，第一位线与第二位线相互错开，即相邻的位线沿位线的厚度方向上相互错开，有利于增大相邻位线之间的间隔距离，进而有利于减小相邻位线之间产生的寄生电容，以及有利于提高半导体结构的电学性能。
37.下面将结合附图对本公开各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
38.图1为本公开实施例提供的一种半导体结构的示意图；图2为本公开实施例提供一种半导体结构沿垂直于半导体柱延伸方向的剖视图；图3为本公开实施例提供的一种半导体结构在e-e1处的剖面示意图；图4为本公开实施例提供的另一种半导体结构在e-e1处的剖面示意图；图5为本公开实施例提供的另一种半导体结构的示意图；图6为本公开实施例提供的另一种半导体结构在e-e1处的剖面示意图；图7为本公开实施例提供的另一种半导体结构在e-e1处的剖面示意图；图8为本公开实施例提供的另一种半导体结构在e-e1处的剖面示意图。
39.参考图1，半导体结构包括：基底100；多条间隔排布且沿第一方向延伸的位线110，位线110位于基底100内，位线110包括交替间隔排布的第一位线112和第二位线111，且第一位线112与第二位线111在沿位线110的厚度方向上相互错开；在基底100上间隔排布的多个半导体柱120，在第一方向排布的半导体柱120与位线110相对应，且半导体柱120底面与相应的位线110表面相接触。
40.基底100的材料为半导体材料，在一些实施例中，基底100的材料为硅。在另一些实
施例中，基底100也可以为锗基底100、锗硅基底100、碳化硅基底100或者绝缘体上的硅基底100。
41.半导体柱120为晶体管的半导体通道，在一些实施例中，晶体管可以为全环绕栅极晶体管，全环绕栅极晶体管可在给定的工艺条件下可获得最小的图案尺寸，有利于提高半导体结构的集成密度。另外，半导体柱120的材料可以与基底100的材料相同。在一些实施例中，半导体柱120的材料可以为硅。
42.在位线的厚度方向上，半导体柱120可以包括第一掺杂区(未示出)、第二掺杂区(未示出)以及第一掺杂区与第二掺杂区之间的沟道区(未示出)，第一掺杂区和第二掺杂区可作为后续晶体管的源极和漏极。第一掺杂区和第二掺杂区为掺杂区，在一些实施例中，掺杂区中的掺杂离子类型可以与沟道区中的掺杂离子的类型不同。具体地，在一个例子中，掺杂区中的掺杂离子可以为n型离子，沟道区中的掺杂离子可以为p型离子，p型离子可以是硼离子、铟离子或者镓离子中的至少一种，n型离子可以是砷离子、磷离子或者锑离子中的至少一种。在另一个例子中，掺杂区中的掺杂离子可以为p型离子，沟道区中的掺杂离子可以为n型离子。在另一些实施例中，掺杂区中的掺杂离子类型也可以与沟道区中的掺杂离子类型相同，即半导体柱120可以用于形成无结场效应晶体管。
43.另外，半导体柱120的延伸方向即半导体柱120底部的位线110的厚度方向可以定义为第三方向z，且半导体柱120的排布方式可以为阵列排布，半导体柱120中列的排列方向为第一方向y，行的排列方向为第二方向x，第一方向y与第二方向x不同。需要说明的是，“行”和“列”的定义是相对的，即也可以将行的排列方向定义为第一方向x，以及将列的排列方向定义为第二方向y。
44.半导体柱120底部的沿第一方向y延伸的位线110与晶体管半导体通道中的第一掺杂区或第二掺杂区相接触，在一些实施例中，沿第一方向y排布的一列半导柱可以与一条位线110相对应。第一位线112与第二位线111沿第二方向x交替排布，即与每一第一位线112相邻的位线110均为第二位线111，与每一第二位线111相邻的位线110均为第一位线112，沿第三方向z，若第一位线112所分布的平面为垂直于第三方向z的第一平面，第二位线111所分布的平面为垂直于第三方向z的第二平面，第一位线112与第二位线111在第三方向z上相互错开即为第一平面与第二平面在第三方向z上的高度不同，相较于在第三方向z上分布高度相同的第一位线112与第二位线111，在第三方向z上分布高度不同的第一位线112与第二位线111之间的间隔距离更大，有利于减小相邻位线110之间产生的寄生电容，进而有利于提高半导体结构的电学性能。
45.需要说明的是，本公开实施例中，沿第三方向z相互错开的第一位线112与第二位线111中，高度较高的位线110为第一位线112，高度较低的位线110为第二位线111。可以理解的是，第一位线112与第二位线111的定义是相对的，也可将高度较高的位线110定义为第二位线111，高度较低的位线110定义为第一位线112。并且，为了便于区分不同位线110对应的半导体柱120，将与第一位线112对应的半导体柱120定义为第一半导体柱122，与第二位线111对应的半导体柱120定义为第二半导体柱121。
46.在一些实施例中，参考图7，沿位线110的厚度方向上，每一半导体柱120的长度均相同，第一位线112对应的半导体柱120的顶面高度与第二位线111对应的半导体柱120的顶面高度不同。由于位线110与半导体柱120的底部相接触且位线110沿第三方向z相互错开，
若使与位线110对应的半导体柱120沿第三方向z的长度相同，则第一半导体柱122与第二半导体柱121沿第三方向z具有不同的顶部高度。长度相同的第一半导体柱122与第二半导体柱121可形成沿第三方向z长度相同的晶体管的半导体通道，有利于保证半导体结构中晶体管电学性能具有较优的均一性。
47.在一些实施例中，参考图6，沿位线110的厚度方向上，每一半导体柱120的顶面平齐，第一位线112对应的半导体柱120的长度与第二位线111对应的半导体柱120的长度不同。由于位线110与半导体柱120的底部相接触且相邻位线110沿第三方向z相互错开，因此，沿第三方向z顶面平齐的半导体柱120具有不同的长度。顶面平齐的半导体柱120可采用同一制备工艺形成，有利于降低半导体柱120的制备难度。
48.需要说明的是，位线110的材料为导电材料，在一些实施例中，位线110的材料包括金属硅化物，金属硅化物为采用硅金属化工艺形成的埋入式位线110。在另一些实施例中，位线110的材料也可以包括金属硅化物和金属。并且，在一些实施例中，每一位线110的厚度均相同。厚度相同的位线110可以采用相同的制备工艺形成，有利于降低制备难度，并且，厚度相同的位线110可保证不同的位线110具有相同的导电性能，降低不同位线110之间的导电性能的差异，有利于提高半导体结构电学性能的均匀性。
49.参考图1，在一些实施例中，沿位线110的厚度方向上，每一第一位线112顶面的高度均相同，每一第二位线111顶面的高度均相同。顶面的高度相同的第一位线112可以采用相同的制备工艺形成，同理，顶面的高度相同的第二位线111可以也采用相同的制备工艺形成，有利于降低位线110的制备难度。
50.在一些实施例中，参考图3，沿位线110的厚度方向上，第一位线112与第二位线111部分错开。以高度较高的位线110为第一位线112，且高度较低的位线110为第二位线111为例，部分错开可以指，沿第三方向z，第二位线111的顶面高于第一位线112的底面，且第二位线111的顶面低于第一位线112的顶面。部分错开的第一位线112与第二位线111相较于顶面分布在同一高度的位线110，相邻位线110之间的间隔距离更大，有利于减小相邻位线110之间产生的寄生电容，进而提高于半导体结构的电学性能。
51.在一些实施例中，参考图3，沿位线110的厚度方向上，第二位线111的顶面高于第一位线112的底面，且第二位线111的顶面与第一位线112的底面之间的距离小于或等于5-10nm。参考图3，对于部分错开的位线110，定义第二位线111的顶面与第一位线112的底面之间的距离h2，相较于未相互错开的第一位线112和第二位线111，h2小于或等于5-10nm也可增大相邻位线110之间的间隔距离，有利于减小相邻位线110之间产生的寄生电容，进而提高于半导体结构的电学性能。
52.在一些实施例中，参考图4，以高度较高的位线110为第一位线112，且高度较低的位线110为第二位线111为例，沿位线110的厚度方向上，第一位线112的底面高于第二位线111的顶面。也就是说，沿第三方向z，高度较高的第一位线112与高度较低的第二位线111完全错开，完全错开的第一位线112与第二位线111，相较于未相互错开的第一位线112和第二位线111，相邻位线110之间的间隔距离更大，较大的间隔距离使得相邻位线110之间的绝缘隔离更好，进而使得相邻位线110之间产生的寄生电容更小，有利于提高于半导体结构的电学性能。
53.在一些实施例中，参考图4，沿位线110的厚度方向上，第一位线112的底面与第二
位线111的顶面之间的距离小于或等于10-50nm。出于对缩小半导体结构尺寸方面的考虑，完全错开的第一位线112与第二位线111沿第三方向z上的间隔距离h1不能过大，理由如下：由于半导体柱120与位线110相对应，且半导体柱120在第三方向z上应具有足够的长度用于形成晶体管的半导体通道，所以，若沿第三方向z上，相邻位线110之间的间隔距离过大，则需要增大半导体结构的尺寸为半导体柱120提供设置空间，不利于半导体结构以更小的尺寸集成。h1小于或等于10-50nm，不仅有利于保证相邻位线110之间具有一定的间隔距离，降低相邻位线110之间的寄生电容，还避免了过大的间隔距离导致的半导体结构尺寸的增大，有利于满足半导体结构以更小尺寸集成的条件。
54.在一些实施例中，参考图5，半导体结构还包括：多个沿第二方向x延伸的字线103，同一字线103环绕多个半导体柱120设置，其中，沿位线110的厚度方向上，邻接半导体柱120的字线103厚度相同。字线103可以作为晶体管的栅极，用于基于控制信号导通沟道区，实现源极与漏极之间载流子的传输。字线103的材料为导电材料，在一些例子中，字线103的材料包括多晶硅、钨、钼、钛、钴或者钌中的至少一者。
55.在一些实施例中，参考图6，沿位线110的厚度方向上，邻接不同半导体柱120的字线103的顶面高度相同。高度相同的字线103可采用相同的制备工艺形成，有利于降低半导体结构的制备难度。
56.在一些实施例中，参考图8，每一字线103包括沿第二方向x交替排布的第一字线103区和第二字线103区，第一字线103区与第一位线112对应的半导体柱120相邻接，第二字线103区与第二位线111对应的半导体柱120相邻接，沿位线110的厚度方向上，每一第一字线103区的顶面高度均相同，每一第二字线103区的顶面高度均相同，第一字线103区的顶面高度与第二字线103区的顶面高度不同。这样设置的好处在于，由于位线110在第三方向z上的高度不同，若使位线110与位线110对应的部分字线103沿第三方向z的间隔距离相同，则可使得不同半导体柱120中与位线110相邻接的掺杂区的长度相同，有利于提高半导体结构中晶体管电学性能的均一性。
57.参考图6，在一些实施例中，半导体结构还可以包括：栅介质层102，栅介质层102环绕沟道区对应的半导体柱120侧面，且位于半导体柱120沟道区和包围沟道区的字线103之间，有利于实现字线103驱动晶体管的源极与晶体管的漏极导通。在一些实施例中，栅介质层102的材料可以包括氧化硅、氮化硅或者氮氧化硅中的至少一种。
58.在一些实施例中，半导体结构还可以包括：电容结构，电容结构与半导体柱120的掺杂区电连接，具体地，电容结构和位线110分别与半导体柱120上不同的掺杂区形成电连接。电容结构可以包括第一电极层(未图示)、电容介质层(未图示)以及第二电极层(未图示)，其中，第一电极层的材料和第二电极层的材料可以为镍化铂、钛、钽、钴、多晶硅、铜、钨、氮化钽、氮化钛或者钌中的至少一种。
59.上述实施例提供的半导体结构，包括多个用于形成晶体管半导体通道的半导体柱120，多个半导体柱120对应多条沿第一方向y上延伸的位线110，相邻位线110沿位线110厚度的方向上相互错开，相较于沿位线110的厚度方向上以未相互错开的方式分布的位线110，相互错开的相邻位线110有利于增大相邻位线110之间的间隔距离，进而有利于减小相邻位线110之间产生的寄生电容，以及有利于提高半导体结构的电学性能。
60.本公开实施例另一方面还提供一种导体结构的制备方法用于制备上述实施例所
述的半导体结构，以下将结合附图对本公开实施例提供的半导体结构的制备方法进行详细说明。需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细说明，以下将不做赘述。
61.图9至图12为本公开实施例提供的半导体结构的制备方法中一种制备半导体柱120的各步骤示意图；图13至图18为本公开实施例提供的半导体结构的制备方法中一种制备位线110的各步骤示意图。
62.参考图9，半导体结构的制备方法包括：提供基底100，在一些实施例中，基底100为硅基底100，有利于降低形成后续半导体柱的工艺难度。在另一些实施例中，基底100的材料也可以为可直接进入制造环节的生产半导体器件的材料，例如，基底100的材料可以为锗基底100、锗硅基底100、碳化硅基底100或者绝缘体上的硅基底100等材料中的至少一种。
63.参考图12，形成多个间隔排布的半导体柱120，由于半导体柱120的底面与后续形成的位线相接触，且半导体柱120与后续的位线相对应，所以，沿第三方向z，在基底100上设置多个底部高度不同的半导体柱120。
64.参考图10至图12，在一些实施例中，形成底部高度不同的半导体柱120的方法可以包括：提供初始基底；图形化初始基底以在初始基底内形成多个沿第一方向y排布的凹槽140，凹槽140包括交替间隔排布的第一凹槽142和第二凹槽141，第一凹槽142底部和第二凹槽141底部的深度不同，且剩余初始基底包括多个相互分立的半导体柱120，半导体柱120位于相邻第一凹槽142之间，且还位于相邻第二凹槽141之间。其中，图形化初始基底形成半导体柱120的方法，有利于简化工艺流程，以及有利于节约制备成本。
65.具体的，在初始基底上形成具有刻蚀窗口的掩膜层，掩膜层覆盖的初始基底定义半导体柱120的位置，由于第一半导体柱122和第二半导体柱121的底面高度不同，在一些实施例中，可以采用两张光刻版分别形成不同的具有刻蚀窗口的掩膜层，以分别形成底面高度不同的第一半导体柱122和第二半导体柱121，具体的，采用第一光刻版形成第一掩膜层，通过刻蚀第一掩膜层的刻蚀窗口所露出的基底100，形成底面高度较低的第二凹槽141以及位于相邻第二凹槽141之间的半导体柱120，即形成底面高度较低的第二半导体柱121。再采用第二光刻版形成第二掩膜层，通过刻蚀第二掩膜层的刻蚀窗口所露出的基底100，形成底面高度较高的第一凹槽142以及第一凹槽142之间的半导体柱120，即形成底面高度较高的第一半导体柱122。第一半导体柱122的排布方向为第一位线112的延伸方向，第二半导体柱121的排布方向为第二位线111的延伸方向。
66.在一些实施例中，可以采用sadp(self-aligned double patterning自对准双重成像技术)工艺或者saqp(self-aligned quadruple patterning自对准四重成像技术)工艺对初始基底进行图形化处理，sadp工艺或saqp工艺可形成尺寸更小的图形，有利于提高初始基底图形化工艺的精细度，以及有利于形成尺寸更小的半导体柱120，进而有利于缩小半导体结构的尺寸。具体的，可以先利用第一光刻版并采用sadp工艺或saqp工艺形成第一半导体柱122以及第一凹槽142，再利用第二光刻版并采用sadp工艺或saqp工艺形成第二半导体柱121以及第二凹槽141。
67.在形成半导体柱120之前，还包括在初始基底内形成沿第一方向y延伸的多个隔离层101，隔离层101用于隔离后续相邻的位线，防止相邻的位线之间产生电干扰。隔离层101的材料可以为较为常见的隔离材料，例如氧化硅。
68.在一些实施例中，可以在形成半导体柱120以及凹槽140后，还包括对半导体柱120进行掺杂工艺，以形成沟道区以及位于沟道区两端的掺杂区。位于沟道区两端的掺杂区构成半导体结构的源极以及漏极。具体地，在一些实施例中，可以采用离子注入或者热扩散中的任一种工艺方法对半导体柱120进行掺杂。在另一些实施例中，也可以在形成半导体柱120之前，对初始基底100进行掺杂，在形成相互独立的半导体柱120之后，使半导体柱120具有沟道区以及位于沟道区两端的掺杂区。
69.参考图13至图18，形成半导体柱120以及凹槽140后，在凹槽140底部以及半导体柱120底部形成位线110。具体的，在基底100内形成的多条间隔排布且沿第一方向y延伸的位线110，位线110包括交替间隔排布的第一位线112和第二位线111，且第一位线112与第二位线111在沿位线110的厚度方向上相互错开。相互错开的第一位线112和第二位线111，有利于增大相邻位线110之间的间隔距离，进而有利于减小相邻位线110之间产生的寄生电容，提高半导体结构的电学性能。
70.需要说明的是，第一位线112和第二位线111的制备方法相同，且制备形成第一位线112时也同时制备得到第二位线111，所以，图13至图18为图2所示的a-a1处的剖面，即凹槽140处的剖面为第一凹槽142处的剖面，可以理解的是，凹槽140处的剖面也可以为第二凹槽141处的剖面，第一凹槽142处的剖面与第二凹槽141处的剖面的区别在于，相对于第一凹槽142和第一半导体柱122，第二凹槽141的深度较深且第二半导体柱121的沿第三方向z的高度较高。
71.参考图15，在一些实施例中，形成位线的步骤包括：在第一凹槽142底部和第二凹槽141底部形成金属层105，以利用金属层105形成位线。需要说明的是，由于形成位线时，金属层105与基底100材料发生反应，半导体柱120与基底100的材料相同或相似时，金属层105也会与相接触的半导体柱120发生反应，因此，若凹槽140底部形成的金属层105直接与半导体柱120相接触，则需要控制凹槽140底部金属层105的厚度，避免后续形成位线时，对半导体柱120造成污染以及损伤。
72.在一些实施例中，可以采用沉积工艺形成金属层105，金属层105的材料可以为钛或钴。
73.参考图13，在一些实施例中，形成金属层105之前还包括：在凹槽140的侧壁形成保护层104，保护层104露出凹槽140底部。保护层104一方面有利于避免后续形成位线时对半导体柱120造成污染以及损伤，进而有利于提高半导体结构的电学性能；另一方面，在形成了保护层104的凹槽140内形成金属层105时，无需限定金属层105的厚度，有利于降低金属层105的制备难度。具体的，可以采用沉积工艺形成初始保护层104，初始保护层104的材料即保护层104的材料可以为常见的具有隔离性质的材料，例如氧化硅。形成初始保护层104后，回刻蚀去除凹槽140底部的初始保护层104，露出凹槽140底部的基底100。
74.参考图14，在一些实施例中，在形成保护层104之后，形成金属层105之前还包括：对第一凹槽142底部和第二凹槽141底部进行刻蚀，进一步加深凹槽140的深度。使得在凹槽140中形成的金属层105与更多的基底100相接触，进而使得凹槽140内的金属层105与基底100材料反应形成的位线材料更容易相互连接，有利于降低制备位线的难度，以及有利于避免位线接触不良。
75.参考图16，对凹槽140内的金属层105进行退火处理，在第一凹槽142底部、第二凹
槽141底部以及半导体柱120底部形成金属硅化物层113。需要说明的是，基底100材料包括硅，金属层105与相接触的基底100反应形成金属硅化物层113。若半导体柱120与基底100的材料相同，则金属硅化物层113、半导体柱120以及基底100中均包括硅，使得金属硅化物层113与半导体柱120以及与基底100的晶格适配度较高，较高的晶格适配度不仅有利于提高金属硅化物层113与半导体柱120之间载流子的传输效果，也可提高金属硅化物层113与基底100之间的应力匹配度，从而可以避免金属硅化物层113对基底100造成应力损伤，以及可以避免应力不匹配导致的金属硅化物层113断裂，有利于提高半导体结构的电学性能以及有利于提高半导体结构的良率。其中，金属硅化物层113的材料可以为硅化钛或者硅化钴。
76.参考图17，在一些实施例中，去除未发生反应的金属层105，形成的金属硅化物层113作为位线。在另一些实施例中，参考图18，形成位线110的步骤还包括：在金属硅化物层113上形成导电层114，导电层114和金属硅化物层113构成位线110。导电层114可以保证位线110的连续性，有利于保证半导体结构具有较高的良率。并且，导电层114可以提高位线110的导电性能，进而有利于提高半导体结构的电学性能。具体的，导电层114可以位于凹槽140的底部，导电层114的顶面可以低于或略高于半导体柱120底部的高度保证位线110的连续性即可。其中，导电层114的材料可以为钨、钼、钛、钴或者钌等导电材料中的至少一者。
77.上述实施例提供的半导体结构的制备方法，通过对初始基底100进行图形化工艺，形成在第三方向z底部高度不同的相邻的第一凹槽142和第二凹槽141，以及形成在第三方向z底部高度不同的相邻的第一半导体柱122和第二半导体柱121，通过底部高度不同的第一凹槽142和第二凹槽141形成沿第三方向z相互错开的且相邻的第一位线112和第二位线111，有利于形成具有较大间隔距离的且相邻的位线110，进而有利于形成具有较小寄生电容的相邻位线110，有利于形成具有较优电学性能的半导体结构。
78.本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自变动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。