半导体结构及其形成方法与流程

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

1、随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。

2、为了更好的适应器件尺寸按比值缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，gaa)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

3、但是，目前全包围栅极晶体管的性能仍有待提高。

技术实现思路

1、本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于提高半导体器件的性能。

2、为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；沟道结构层，悬置于基底上方，沿垂直于基底表面的方向，沟道结构层包括一个或多个依次间隔设置的沟道层，沿沟道层的延伸方向，沟道层的端部为平面；栅极结构，位于基底上方，栅极结构横跨沟道结构层且包围沟道层，栅极结构中位于基底和相邻沟道层之间、以及位于相邻沟道层之间的部分作为第一部分，剩余部分作为第二部分；源漏掺杂层，位于栅极结构两侧的基底上，且与沟道结构层中每个沟道层沿延伸方向的端部相接触；内侧墙，位于第一部分的侧壁和源漏掺杂层之间。

3、相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，基底上形成有叠层结构，叠层结构包括一个或多个自下而上依次堆叠的沟道叠层，沟道叠层包括占位层和位于占位层上的沟道层，基底上还形成有伪栅结构，伪栅结构横跨叠层结构、并覆盖叠层结构的部分顶部和部分侧壁；在伪栅结构两侧形成贯穿叠层结构的凹槽；沿沟道层的延伸方向，去除凹槽侧壁暴露出的部分长度的占位层，形成内沟槽；在内沟槽内形成内侧墙；形成内侧墙后，沿沟道层的延伸方向，去除部分长度的沟道层。

4、与现有技术相比，本发明实施例的技术方案具有以下优点：

5、本发明实施例提供的半导体结构中，沟道层的端部为平面，则有利于提高沟道层的端部平整度，降低沟道层表面暴露出不利于源漏掺杂层生长的晶面(例如，<111>晶面)的概率，从而有利于提高源漏掺杂层的质量，并且减小了形成源漏掺杂层的工艺难度，相应地，提高了半导体器件的性能。

6、本发明实施例提供的半导体结构的形成方法中，形成内侧墙后，沿沟道的延伸方向，去除部分长度的沟道层，从而有利于去除沟道层在端部位置处，因内侧墙的形成工艺所形成的弧状凸出部分，相应有利于提高沟道层的端部平整度，降低沟道层表面暴露出不利于后续源漏掺杂层生长的晶面(例如，<111>晶面)的概率，从而有利于提高后续形成的源漏掺杂层的质量，并且减小了形成源漏掺杂层的工艺难度，相应地，提高了半导体器件的性能。

技术特征：

1.一种半导体结构，其特征在于，包括：

2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：栅极侧墙，位于所述第二部分的侧壁上，所述栅极侧墙的侧壁与所述沟道层的端部齐平，或者，所述沟道层的端部突出于所述栅极侧墙的侧壁。

3.如权利要求1所述的半导体结构，其特征在于，所述内侧墙的侧壁与所述沟道层的端部齐平。

4.一种半导体结构的形成方法，其特征在于，包括：

5.如权利要求4所述的半导体结构的形成方法，其特征在于，去除部分长度的所述沟道层后，还包括：在所述凹槽内形成源漏掺杂层，所述源漏掺杂层与所述沟道层沿延伸方向的端部相接触；

6.如权利要求4所述的半导体结构的形成方法，其特征在于，在所述内沟槽内形成内侧墙的步骤包括：在所述伪栅结构的侧壁上以及所述凹槽的侧壁上形成内侧墙材料层，所述内侧墙材料层还填充于所述内沟槽中；

7.如权利要求4所述的半导体结构的形成方法，其特征在于，去除部分长度的所述沟道层之前，还包括：沿所述沟道层的延伸方向，去除部分宽度的所述内侧墙。

8.如权利要求7的半导体结构的形成方法，其特征在于，去除部分宽度的所述内侧墙的步骤中，所述内侧墙和沟道层的刻蚀选择比大于4:1。

9.如权利要求7所述的半导体结构的形成方法，其特征在于，去除部分宽度的所述内侧墙的工艺包括各向同性的干法刻蚀工艺或湿法刻蚀工艺。

10.如权利要求7所述的半导体结构的形成方法，其特征在于，去除部分宽度的所述内侧墙的步骤中，所述部分宽度为2nm至3nm。

11.如权利要求7所述的半导体结构的形成方法，其特征在于，以所述内侧墙的侧壁为停止位置，去除部分长度的所述沟道层。

12.如权利要求4所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述伪栅结构的侧壁上形成有栅极侧墙，且所述栅极侧墙的形成厚度大于目标沟道长度与伪栅结构宽度之差的一半。

13.如权利要求12的半导体结构的形成方法，其特征在于，所述目标沟道长度与所述伪栅结构宽度之差的一半为第一尺寸，所述栅极侧墙的形成厚度为第二尺寸，所述第二尺寸与第一尺寸的差值为1nm至10nm。

14.如权利要求4的半导体结构的形成方法，其特征在于，去除部分长度的所述沟道层的步骤中，所述沟道层的长度减少量为0.5nm至10nm。

15.如权利要求4的半导体结构的形成方法，其特征在于，采用刻蚀工艺去除部分长度的所述沟道层，且刻蚀工艺的刻蚀速率为3埃/分钟至300埃/分钟。

16.如权利要求4所述的半导体结构的形成方法，其特征在于，去除部分长度的所述沟道层的工艺包括湿法刻蚀工艺或气相刻蚀工艺。

17.如权利要求4所述的半导体结构的形成方法，其特征在于，去除部分长度的所述沟道层，且所述沟道层和所述内侧墙的刻蚀选择比大于5:1。

18.如权利要求4所述的半导体结构的形成方法，其特征在于，去除部分长度的所述沟道层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的溶液包括氨水和臭氧的混合溶液；

19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺的溶液为氨水和臭氧的混合溶液时，所述氨水和臭氧的比例为1:1至300:1。

20.如权利要求4所述的半导体结构的形成方法，其特征在于，去除部分长度的所述沟道层的步骤中，所述沟道层的端部为平面。

技术总结
一种半导体结构及其形成方法，半导体结构包括：基底；沟道结构层，悬置于所述基底上方，沿垂直于所述基底表面的方向，所述沟道结构层包括一个或多个依次间隔设置的沟道层，沿所述沟道层的延伸方向，所述沟道层的端部为平面；栅极结构，位于所述基底上方，所述栅极结构横跨所述沟道结构层且包围所述沟道层，所述栅极结构中位于所述基底和相邻沟道层之间、以及位于相邻所述沟道层之间的部分作为第一部分，剩余部分作为第二部分；源漏掺杂层，位于所述栅极结构两侧的所述基底上，且与所述沟道结构层中每个沟道层沿延伸方向的端部相接触；内侧墙，位于所述第一部分的侧壁和源漏掺杂层之间。本发明实施例有利于提高半导体器件的性能。

技术研发人员：张静
受保护的技术使用者：中芯国际集成电路制造（上海）有限公司
技术研发日：
技术公布日：2024/1/15