半导体结构及其制备方法与流程

1.本公开涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。


背景技术：

2.动态随机存储器(dynamic random access memory，简称dram)是计算机等电子设备中常用的半导体存储器，其由多个存储单元构成。每个存储单元通常包括晶体管和电容器。晶体管的栅极与字线电连接，晶体管的源极与位线电连接，晶体管的漏极与电容器电连接。字线上的字线电压能够控制晶体管的开启与关闭，从而能够通过位线读取存储在电容器中的数据信息，或者将数据信息写入电容器中。
3.然而，随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。尤其是在半导体工艺进入深亚微米阶段后，在dram中设置垂直晶体管阵列，并采用埋置位线和埋置字线(即设置于衬底内部)的方式，可以简化晶体管阵列与电容器之间的连接结构，例如可消除部分接触结构。但是，采用埋置位线也容易产生较大的寄生电容。
4.因此，如何有效降低埋置位线间的寄生电容，也成为了相关技术中一个亟待解决的难题。


技术实现要素：

5.基于此，本公开实施例提供了一种半导体结构及其制备方法，可以精确控制沟槽的槽宽尺寸，以便于在沟槽中形成具有精确尺寸的隔离结构，从而有效减小寄生电容，以提高半导体结构的生产良率及电学性能。
6.一方面，本公开一些实施例提供了一种半导体结构的制备方法。该半导体结构的制备方法包括如下步骤。
7.提供衬底，在所述衬底上形成多个第一沟槽初始结构，所述第一沟槽初始结构沿第一方向延伸。
8.对所述第一沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第一预设尺寸的第一沟槽。
9.在一些实施例中，所述对所述第一沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第一预设尺寸的第一沟槽，包括如下步骤。
10.对所述第一沟槽初始结构的槽壁执行所述热氧化工艺，形成氧化物。
11.执行所述氧化物刻蚀工艺去除所述氧化物，形成第一沟槽中间结构。
12.检测所述第一沟槽中间结构的槽宽是否满足第一预设尺寸。
13.若是，则确定所述第一沟槽中间结构为所述第一沟槽。
14.若否，则对所述第一沟槽中间结构的槽壁执行所述热氧化工艺，形成新的氧化物，并返回执行所述氧化物刻蚀工艺去除所述氧化物的步骤。
15.在一些实施例中，所述制备方法还包括：在所述第一沟槽内填充低k介质材料，形成第一隔离结构。
16.在一些实施例中，所述制备方法还包括如下步骤。
17.在形成所述第一隔离结构的所得结构上形成多个第二沟槽初始结构，所述第二沟槽初始结构沿第二方向延伸，所述第二方向与所述第一方向相交。
18.对所述第二沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第二预设尺寸的第二沟槽。
19.在一些实施例中，所述对所述第二沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第二预设尺寸的第二沟槽，包括如下步骤。
20.对所述第二沟槽初始结构的槽壁执行所述热氧化工艺，形成氧化物。
21.执行所述氧化物刻蚀工艺去除所述氧化物，形成第二沟槽中间结构。
22.检测所述第二沟槽中间结构的槽宽是否满足第二预设尺寸。
23.若是，则确定所述第二沟槽中间结构为所述第二沟槽。
24.若否，则对所述第二沟槽中间结构的槽壁执行所述热氧化工艺，形成新的氧化物，并返回执行所述氧化物刻蚀工艺去除所述氧化物的步骤。
25.在一些实施例中，所述氧化物的单次形成厚度包括：0.5nm～1.5nm。
26.在一些实施例中，所述热氧化工艺包括快速热氧化工艺。
27.在一些实施例中，所述氧化物刻蚀工艺包括准原子层刻蚀工艺。
28.在一些实施例中，多个所述第一沟槽和多个所述第二沟槽在所述衬底内隔离出多个有源区。所述制备方法还包括：在所述有源区的下部形成沿所述第一方向延伸的埋置位线，相邻所述埋置位线之间通过所述第一隔离结构隔离。
29.在一些实施例中，多个所述第一沟槽沿所述第二方向等间隔平行排布；多个所述第二沟槽沿所述第一方向等间隔平行排布。
30.在一些实施例中，所述埋置位线的下表面至所述衬底的上表面之间的距离小于所述第一沟槽的槽深。
31.在一些实施例中，所述第二沟槽的槽深小于所述第一沟槽的槽深；所述埋置位线位于所述第二沟槽的下方，并与所述第二沟槽在垂直于所述衬底的方向上具有间隔。
32.在一些实施例中，所述制备方法还包括：在所述第二沟槽内填充低k介质材料，形成第二隔离结构。
33.在一些实施例中，所述制备方法还包括：在所述有源区的侧壁形成沿所述第二方向延伸的埋置字线；相邻所述埋置字线之间通过所述第二隔离结构隔离。
34.又一方面，本公开一些实施例提供了一种半导体结构，采用如上一些实施例所述的半导体结构的制备方法得到。
35.本公开实施例中，针对设置于半导体结构内的各沟槽(例如第一沟槽和第二沟槽)，可以通过先形成沟槽初始结构，然后对沟槽初始结构槽壁依次执行热氧化工艺及氧化物刻蚀工艺的方式，精确控制沟槽的槽宽尺寸至预设尺寸，从而形成具有较高尺寸精度的沟槽。这样可以在沟槽内形成具有精确尺寸的隔离结构，以利用该隔离结构有效减小相邻导电结构之间的寄生电容，从而有利于提高半导体结构的生产良率及电学性能。此外，本公开实施例采用的制备方法简单且易于实施，还利于提高生产效率。
附图说明
36.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
37.图1为一实施例中提供的一种半导体结构的制备方法的流程图；
38.图2为一实施例中提供的一种步骤s200中各步骤的流程图；
39.图3为另一实施例中提供的一种半导体结构的制备方法的流程图；
40.图4为一实施例中提供的一种步骤s500中各步骤的流程图；
41.图5为一实施例中提供的一种半导体结构的俯视示意图；
42.图6为一实施例中提供的一种形成掩模层后所得结构的结构示意图；
43.图7为一实施例中提供的一种形成第一沟槽初始结构后所得结构的结构示意图；
44.图8为一实施例中提供的一种第一沟槽的制备流程图；
45.图9为另一实施例中提供的一种第一沟槽的制备流程图；
46.图10为一实施例中提供的一种形成第一隔离结构后所得结构的结构示意图；
47.图11为一实施例中提供的一种形成第二沟槽初始结构后所得结构的结构示意图；
48.图12为一实施例中提供的一种第二沟槽的制备流程图；
49.图13为一实施例中提供的一种形成埋置位线后所得结构的结构示意图。
50.附图标记说明：
51.1-衬底，10-有源区，11-刻蚀保护层，r1-单元阵列区，r2-外围电路区，bl-位线，wl-字线，
52.y1-硬掩模层，y2-抗反射层，2-氧化层，2'-新的氧化层，
53.g1
0-第一沟槽初始结构，g1
1-第一沟槽中间结构，g1-第一沟槽，g2-第二沟槽，
54.3-第一隔离结构，4-阻挡层。
具体实施方式
55.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本技术的公开内容更加透彻全面。
56.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
57.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
58.应当明白，尽管可使用术语第一、第二等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或
部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
59.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
60.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
61.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
62.目前，随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。尤其是在半导体工艺进入深亚微米阶段后，在dram中设置垂直晶体管阵列，并采用埋置位线和埋置字线(即设置于衬底内部)的方式，可以简化晶体管阵列与电容器之间的连接结构，例如可消除部分接触结构。但是，采用埋置位线也容易产生较大的寄生电容。
63.基于此，本公开实施例提供了一种半导体结构及其制备方法，可以精确控制半导体结构中各沟槽的槽宽尺寸，以便于在沟槽中形成具有精确尺寸的隔离结构，从而有效减小寄生电容，以提高半导体结构的生产良率及电学性能。但并不仅限于此，本公开实施例可以应用于需要提升尺寸精度的任意沟槽结构。
64.请参阅图1，本公开一些实施例提供了一种半导体结构的制备方法。该半导体结构的制备方法包括如下步骤。
65.s100，提供衬底，在衬底上形成多个第一沟槽初始结构，第一沟槽初始结构沿第一方向延伸。
66.s200，对第一沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第一预设尺寸的第一沟槽。
67.在一些实施例中，请参阅图2，在步骤s200中对第一沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第一预设尺寸的第一沟槽，包括如下步骤。
68.s210，对第一沟槽初始结构的槽壁执行热氧化工艺，形成氧化物。
69.s220，执行氧化物刻蚀工艺去除氧化物，形成第一沟槽中间结构。
70.s230，检测第一沟槽中间结构的槽宽是否满足第一预设尺寸。
71.s240，若是，则确定所述第一沟槽中间结构为第一沟槽。
72.s250，若否，则对所述第一沟槽中间结构的槽壁执行所述热氧化工艺，形成新的氧化物，并返回执行氧化物刻蚀工艺去除氧化物的步骤s220。
73.本公开实施例中，针对设置于半导体结构内的第一沟槽，可以通过先形成第一沟槽初始结构，然后对第一沟槽初始结构槽壁依次执行热氧化工艺及氧化物刻蚀工艺的方式，精确控制第一沟槽的槽宽尺寸至预设尺寸，从而形成具有较高尺寸精度的第一沟槽。这样可以在第一沟槽内形成具有精确尺寸的第一隔离结构，以利用该第一隔离结构有效减小相邻导电结构之间的寄生电容，从而有利于提高半导体结构的生产良率及电学性能。此外，本公开实施例采用的制备方法简单且易于实施，还利于提高生产效率。
74.可选地，第一沟槽为位线隔离槽，相应形成于第一沟槽内的第一隔离结构用于隔离相邻位线，可以有效降低相邻位线间的寄生电容。
75.可选地，上述氧化物的单次形成厚度包括：0.5nm～1.5nm；例如可以为：0.5nm、0.8nm、1.0nm、1.2nm或1.5nm。
76.可选地，上述热氧化工艺包括快速热氧化(rapid thermal oxidation，简称rto)工艺。
77.可选地，上述氧化物刻蚀工艺包括准原子层刻蚀(quasi atomic layer etching，简称qale)工艺。
78.请参阅图3，在一些实施例中，所述制备方法还包括s300。
79.s300，在第一沟槽内填充低k介质材料，形成第一隔离结构。如此，可以利用低k介质材料形成的第一隔离结构，进一步降低其两侧导电结构之间的寄生电容。
80.请继续参阅图3，在一些实施例中，所述制备方法还包括如下步骤。
81.s400，在形成第一隔离结构的所得结构上形成多个第二沟槽初始结构，第二沟槽初始结构沿第二方向延伸，第二方向与第一方向相交。
82.s500，对第二沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第二预设尺寸的第二沟槽。
83.在一些实施例中，请参阅图4，在步骤s500中对第二沟槽初始结构的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第二预设尺寸的第二沟槽，包括如下步骤。
84.s510，对第二沟槽初始结构的槽壁执行热氧化工艺，形成氧化物。
85.s520，执行氧化物刻蚀工艺去除氧化物，形成第二沟槽中间结构。
86.s530，检测第二沟槽中间结构的槽宽是否满足第二预设尺寸。
87.s540，若是，则确定所述第二沟槽中间结构为第二沟槽。
88.s550，若否，则对所述第二沟槽中间结构的槽壁执行所述热氧化工艺，形成新的氧化物，并返回执行氧化物刻蚀工艺去除氧化物的步骤s520。
89.本公开实施例中，针对设置于半导体结构内的第二沟槽，可以采用与第一沟槽相同的制备方法，例如通过先形成第二沟槽初始结构，然后对第二沟槽初始结构槽壁依次执行热氧化工艺及氧化物刻蚀工艺的方式，从而精确控制第二沟槽的槽宽尺寸至预设尺寸，以形成具有较高尺寸精度的第二沟槽。这样可以在第二沟槽内形成具有精确尺寸的第二隔离结构，以利用该第二隔离结构有效减小相邻导电结构之间的寄生电容，从而进一步提高半导体结构的生产良率及电学性能。此外，本公开实施例采用的制备方法简单且易于实施，还利于进一步提高生产效率。
90.可选地，第二沟槽为字线隔离槽，相应形成于第二沟槽内的第二隔离结构用于隔离相邻字线，可以有效降低相邻字线间的寄生电容。
91.可选地，上述氧化物的单次形成厚度包括：0.5nm～1.5nm；例如可以为：0.5nm、0.8nm、1.0nm、1.2nm或1.5nm。
92.可选地，上述热氧化工艺包括快速热氧化工艺。
93.可选地，上述氧化物刻蚀工艺包括准原子层刻蚀工艺。
94.可以理解，第一方向和第二方向相交，例如垂直。在一些实施例中，多个第一沟槽和多个第二沟槽可以在衬底内隔离出多个有源区。所述制备方法还包括：在有源区的下部形成沿第一方向延伸的埋置位线，相邻埋置位线之间通过第一隔离结构隔离。
95.此处，埋置位线可以在形成第二沟槽之后且形成第二隔离结构之前形成，也可以采用其他的形成顺序，例如在形成第二沟槽之前形成等。本公开实施例对此不作限定，具体可以根据实际需求选择设置。
96.可以理解，半导体结构通常包括单元阵列区以及位于单元阵列区至少一侧的外围电路区。
97.可选地，上述多个第一沟槽和多个第二沟槽分别位于单元阵列区，多个第一沟槽沿第二方向等间隔平行排布；多个第二沟槽沿第一方向等间隔平行排布。
98.可选地，上述埋置位线的下表面至衬底的上表面之间的距离小于第一沟槽的槽深。如此，可以确保形成于第一沟槽内的第一隔离结构能够有效隔离相邻位线。
99.可选地，上述第二沟槽的槽深小于第一沟槽的槽深。埋置位线位于第二沟槽的下方，并与第二沟槽在垂直于衬底的方向上具有间隔。也即，在第一沟槽为位线隔离槽且第二沟槽为字线隔离槽的示例中，考虑到位线和字线在垂直于衬底方向上的绝缘效果，可以通过控制第一沟槽的槽深及第二沟槽的槽深予以实现。
100.在一些实施例中，所述制备方法还包括：在第二沟槽内填充低k介质材料，形成第二隔离结构。如此，可以利用低k介质材料形成的第二隔离结构，进一步降低其两侧导电结构之间的寄生电容。
101.在一些实施例中，所述制备方法还包括：在有源区的侧壁形成沿第二方向延伸的埋置字线；相邻埋置字线之间通过第二隔离结构隔离。
102.此处，埋置字线可以在形成第二沟槽之后且形成第二隔离结构之前形成，也可以采用其他的形成顺序，例如在形成第二隔离结构之后形成等。本公开实施例对此不作限定，具体可以根据实际需求选择设置。
103.基于同样的发明构思，本公开一些实施例提供了一种半导体结构，可以采用如上一些实施例所述的半导体结构的制备方法得到。该半导体结构例如为dram器件，或者任意具有至少一个沟槽以用于形成具有精确尺寸控制的隔离结构的半导体结构。本公开实施例对此不做具体限定。
104.为了更清楚的说明本公开实施例提供的半导体结构及其制备方法，以下结合图5～图12，对本公开实施例所提供的一种半导体结构及其制备方法进行了详述。
105.请参阅图5，半导体结构包括：多个平行间隔设置于衬底1上的位线bl，多个平行间隔设置的字线wl，以及位于位线bl和字线wl交叉区域的有源区10。其中，位线bl沿第一方向延伸，例如y方向；字线wl沿第二方向延伸，例如x方向；第一方向和第二方向垂直设置。
106.此外，如图5中所示，半导体结构包括单元阵列区r1以及位于单元阵列区r1至少一侧的外围电路区r2。其中，有源区10可以呈柱状结构阵列排布于单元阵列区r1内，并沿第一方向排布成列，沿第二方向排布成行。一条位线bl与排布为一列的有源区10对应相连，且延伸至外围电路区r2。一条字线wl与排布为一行的有源区10对应相连，且延伸至外围电路区r2。
107.基于此，图6～图12中的(a)图为图5所示结构沿a-a’向的剖面结构示意图，图6～图12中的(b)图为图5所示结构沿b-b’向的剖面结构示意图，图6～图12中的(c)图为图5所示结构沿c-c’向的剖面结构示意图，图6～图12中的(d)图为图5所示结构沿d-d’向的剖面结构示意图，图6～图12中的(e)图为图5所示结构沿e-e’向的剖面结构示意图。
108.在步骤s100中，请参阅图6和图7，提供衬底1，在衬底1上形成多个第一沟槽初始结构g10，第一沟槽初始结构g10沿第一方向延伸。
109.示例地，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅(si)衬底、硅锗(sige)衬底、硅锗碳(sigec)衬底、碳化硅(sic)衬底、砷化镓(gaas)衬底、砷化铟(inas)衬底、磷化铟(inp)衬底或其它的iii/v半导体衬底或ii/vi半导体衬底。或者，还例如，衬底1可以是包括诸如si/sige、si/sic、绝缘体上硅(soi)或绝缘体上硅锗的层状衬底。
110.示例地，多个第一沟槽初始结构g10可以采用自对准双重成像技术(self-aligned double patterning，简称sadp)或自对准四重成像技术(self-aligned quadruple patterning，简称saqp)等自对准工艺或其反向(reverse，简称r)工艺制备形成。
111.在一个示例中，如图6中所示，在衬底1的表面依次形成刻蚀保护层11、硬掩模层y1和抗反射层y2。硬掩模层y1和抗反射层y2作为掩模层，可以基于图形化的光刻胶层图形化，以形成掩模图案。
112.此处，刻蚀保护层11可以采用氧化物材料形成，例如二氧化硅。硬掩模层y1可以采用氮化硅材料、纯碳材料、多晶硅材料层或金属材料形成。抗反射层y2可以为介电抗反射涂层，例如采用氮氧化硅或者其他含氮化合物形成。
113.此外，在硬掩模层y1和抗反射层y2中形成掩模图案之后，可以基于该掩模图案刻蚀衬底1，以在衬底1中形成第一沟槽初始结构g10，例如图7中所示。
114.在步骤s200中，请结合图8和图9理解，对第一沟槽初始结构g10的槽壁依次执行热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第一预设尺寸的第一沟槽g1。
115.示例地，在步骤s210中，对第一沟槽初始结构g10的槽壁执行热氧化工艺，形成氧化物2。
116.此处，热氧化工艺例如为快速热氧化工艺。采用快速热氧化工艺，可以精准控制氧化物2的形成厚度。
117.可选地，氧化物2的形成厚度包括：0.5nm～1.5nm；例如可以为：0.5nm、0.8nm、1.0nm、1.2nm或1.5nm。
118.在一个示例中，氧化物2的形成厚度为0.5nm。如此，通过控制氧化物2的单次形成厚度，可以对应控制沟槽槽宽的单次调节尺寸，以确保沟槽槽宽的调节能够具有较高精度。
119.在步骤s220中，执行氧化物刻蚀工艺去除氧化物2，形成第一沟槽中间结构g11。
120.此处，氧化物刻蚀工艺例如为准原子层刻蚀工艺，能够将刻蚀精确到一个原子层
(例如0.4nm)，并在刻蚀过程中实现均匀地、逐个原子层地刻蚀，以及停止在适当的时间或位置，从而能够获得极高的刻蚀选择率及精确的刻蚀控制、良好的均匀性。
121.在步骤s230中，检测第一沟槽中间结构g11的槽宽是否满足第一预设尺寸。
122.此处，第一预设尺寸可以根据实际需求选择设置。
123.可以理解，第一沟槽初始结构g10的最小槽宽尺寸可以取决于最小工艺尺寸f。最小工艺尺寸f是指工艺能够加工的最小尺寸，也称为关键尺寸(cd)，可以作为定义制造工艺水平的标准。本公开实施例采用如上方法，可以在最小工艺尺寸f的基础上，增大沟槽的槽宽而进一步减小相应特征的关键尺寸。
124.并且，在第一沟槽g1为位线隔离槽的示例中，相邻位线之间的寄生电容与相邻位线之间的距离呈负相关且可以根据公式计算确定。因此，通过计算可以准确确定出符合需求的第一预设尺寸，并根据第一预设尺寸对第一沟槽g1的槽宽进行精准控制。
125.在步骤s240中，若第一沟槽中间结构g11的槽宽满足第一预设尺寸，则确定该第一沟槽中间结构g11为第一沟槽g1。
126.在步骤s250中，若第一沟槽中间结构g11的槽宽不满足第一预设尺寸，则对第一沟槽中间结构g11的槽壁执行热氧化工艺，形成新的氧化物2'，并返回执行氧化物刻蚀工艺去除氧化物的步骤s220并重复后续步骤，直至确定形成了槽宽满足第一预设尺寸的第一沟槽g1。
127.由上，本公开实施例可以通过一次或多次的沟槽槽壁氧化及氧化物刻蚀去除，对第一沟槽初始结构g10的槽宽进行控制，从而获得槽宽符合要求的第一沟槽g1。
128.在一些示例中，如图8中所示，在对第一沟槽初始结构g10的槽壁进行一次氧化形成氧化物2并去除该氧化物2之后，其所获得的第一沟槽中间结构的槽宽已符合了第一预设尺寸，则视为完成了第一沟槽g1的制备。
129.在另一些示例中，如图9中所示，在对第一沟槽初始结构g10的槽壁进行一次氧化形成氧化物2并去除该氧化物2之后，其所获得的第一沟槽中间结构g11的槽宽未符合第一预设尺寸，则可以对该第一沟槽中间结构g11的槽壁进行第二次氧化并于形成新的氧化物2'之后去除该氧化物2'，此时其所获得的第一沟槽中间结构g11的槽宽若符合第一预设尺寸，则视为完成了第一沟槽g1的制备。否则，还需要继续进行更多次的氧化及氧化物刻蚀去除，以最终获得第一沟槽g1。
130.在步骤s300中，请参阅图10，在第一沟槽g1内填充低k介质材料，形成第一隔离结构3。如此，利用低k介质材料形成的第一隔离结构3，可以进一步降低后续形成于其两侧导电结构之间的寄生电容。
131.可选地，第一沟槽g1为位线隔离槽，相应形成于第一沟槽g1内的第一隔离结构3能够用于隔离相邻位线，以有效降低相邻位线间的寄生电容。
132.在步骤s400中，请结合图10和图11理解，在形成第一隔离结构3的所得结构上形成多个第二沟槽初始结构g20，第二沟槽初始结构g20沿第二方向延伸。第二方向与第一方向相交，例如垂直。
133.示例地，第二沟槽初始结构g20的槽深小于第一沟槽g1的槽深。第二沟槽初始结构g20形成于衬底1及第一隔离结构3中。
134.在步骤s500中，请结合图11和图12理解，对第二沟槽初始结构g20的槽壁依次执行
热氧化工艺及氧化物刻蚀工艺，以形成槽宽满足第二预设尺寸的第二沟槽g2。
135.此处，在形成第一沟槽g2之后，多个第一沟槽g1和多个第二沟槽g2可以在衬底1内隔离出多个有源区10。
136.可选地，多个第一沟槽g1和多个第二沟槽g2分别位于单元阵列区r1，多个第一沟槽g1沿第二方向等间隔平行排布；多个第二沟槽g2沿第一方向等间隔平行排布。
137.此外，第二沟槽g2可以采用与第一沟槽g1相同的制备方法。
138.示例地，在步骤s510中，对第二沟槽初始结构g20的槽壁执行热氧化工艺，形成氧化物2。
139.此处，热氧化工艺例如为快速热氧化工艺。采用快速热氧化工艺，可以精准控制氧化物2的形成厚度。
140.可选地，氧化物2的形成厚度包括：0.5nm～1.5nm；例如可以为：0.5nm、0.8nm、1.0nm、1.2nm或1.5nm。
141.在一个示例中，氧化物2的形成厚度为0.5nm。如此，通过控制氧化物2的单次形成厚度，可以对应控制沟槽槽宽的单次调节尺寸，以确保沟槽槽宽的调节能够具有较高精度。
142.在步骤s520中，执行氧化物刻蚀工艺去除氧化物2，形成第二沟槽中间结构。
143.此处，氧化物刻蚀工艺例如为准原子层刻蚀工艺，能够将刻蚀精确到一个原子层(例如0.4nm)，并在刻蚀过程中实现均匀地、逐个原子层地刻蚀，以及停止在适当的时间或位置，从而能够获得极高的刻蚀选择率及精确的刻蚀控制、良好的均匀性。
144.在步骤s530中，检测第二沟槽中间结构的槽宽是否满足第二预设尺寸。
145.此处，第二预设尺寸可以根据实际需求选择设置。
146.可以理解，第二沟槽初始结构的最小槽宽尺寸可以取决于最小工艺尺寸f。最小工艺尺寸f是指工艺能够加工的最小尺寸，也称为关键尺寸(cd)，可以作为定义制造工艺水平的标准。本公开实施例采用如上方法，可以在最小工艺尺寸f的基础上，增大沟槽的槽宽而进一步减小相应特征的关键尺寸。
147.并且，在第二沟槽g2为字线隔离槽的示例中，相邻字线之间的寄生电容与相邻字线之间的距离呈负相关且可以根据公式计算确定。因此，通过计算可以准确确定出符合需求的第二预设尺寸，并根据第二预设尺寸对第二沟槽g2的槽宽进行精准控制。
148.在步骤s540中，若第二沟槽中间结构的槽宽满足第二预设尺寸，则确定该第二沟槽中间结构为第二沟槽g2。
149.在步骤s550中，若第二沟槽中间结构的槽宽不满足第二预设尺寸，则对第二沟槽中间结构的槽壁执行热氧化工艺，形成新的氧化物，并返回执行氧化物刻蚀工艺去除氧化物的步骤s520并重复后续步骤，直至确定形成了槽宽满足第二预设尺寸的第二沟槽g2。
150.由上，本公开实施例可以通过一次或多次的沟槽槽壁氧化及氧化物刻蚀去除，对第二沟槽初始结构g20的槽宽进行控制，从而获得槽宽符合要求的第二沟槽g2。
151.在一些示例中，如图12中所示，在对第二沟槽初始结构g20的槽壁进行一次氧化形成氧化物2并去除该氧化物2之后，其所获得的第二沟槽中间结构的槽宽已符合了第二预设尺寸，则视为完成了第二沟槽g2的制备。
152.在另一些示例中，在对第二沟槽初始结构g20的槽壁进行一次氧化形成氧化物2并去除该氧化物2之后，其所获得的第二沟槽中间结构的槽宽未符合第二预设尺寸，则可以对
该第二沟槽中间结构的槽壁进行第二次氧化并于形成新的氧化物之后去除该氧化物，此时其所获得的第二沟槽中间结构的槽宽若符合第二预设尺寸，则视为完成了第二沟槽g2的制备。否则，还需要继续进行更多次的氧化及氧化物刻蚀去除，以最终获得第二沟槽g2。
153.在一些实施例中，请参阅图13，半导体结构的制备方法还包括：在有源区10的下部形成沿第一方向延伸的埋置位线bl，相邻埋置位线bl之间通过第一隔离结构3隔离。
154.可选地，埋置位线bl可以在形成第二沟槽g2之后且形成第二隔离结构之前形成，也可以采用其他的形成顺序，例如在形成第二沟槽g2之前形成等。本公开实施例对此不作限定，具体可以根据实际需求选择设置。
155.在一些示例中，如图13中所示，形成覆盖有源区10裸露侧壁的阻挡层4。基于第二沟槽g2的底部向衬底1进行金属离子注入及扩散，可以通过形成金属硅化物的方式制备埋置位线bl。或者，也可以基于第二沟槽g2的底部刻蚀衬底1以形成位线沟槽，然后通过在位线沟槽内沉积金属材料的方式制备埋置位线bl。本公开实施例对埋置位线bl的制备方式不做具体限定。
156.示例地，埋置位线bl的下表面至衬底1的上表面之间的距离小于第一沟槽g1的槽深。如此，可以确保形成于第一沟槽g1内的第一隔离结构3能够有效隔离相邻位线bl。
157.此外，可选地，第二沟槽g2为字线隔离槽。
158.可选地，第二沟槽g2的槽深小于第一沟槽g1的槽深。埋置位线bl位于第二沟槽g2的下方，并与第二沟槽g2在垂直于衬底1的方向上具有间隔。也即，在第一沟槽g1为位线隔离槽且第二沟槽g2为字线隔离槽的示例中，考虑到位线bl和字线wl在垂直于衬底1方向上的绝缘效果，可以通过控制第一沟槽g1的槽深及第二沟槽g2的槽深予以实现。
159.在一些实施例中，在形成埋置位线bl之后，所述制备方法还包括：在第二沟槽g2内填充低k介质材料，以形成第二隔离结构。如此，可以利用低k介质材料形成的第二隔离结构，进一步降低其两侧导电结构之间的寄生电容。
160.在第二沟槽g2为字线隔离槽的示例中，形成于第二沟槽g2内的第二隔离结构可以用于隔离相邻字线，以有效降低相邻字线间的寄生电容。
161.需要说明的是，在一些实施例中，所述制备方法还包括：在有源区10的侧壁形成沿第二方向延伸的埋置字线wl；相邻埋置字线wl之间通过第二隔离结构隔离。
162.此处，埋置字线wl可以在形成第二沟槽g2之后且形成第二隔离结构之前形成，也可以采用其他的形成顺序，例如在形成第二隔离结构之后形成等。本公开实施例对此不作限定，具体可以根据实际需求选择设置。
163.可选地，埋置字线wl采用金属或金属化合物形成，例如钛(ti)、氮化钛(tin)、钨(w)、钴(co)、铜(cu)或铝(al)。
164.此外，结合半导体结构的具体设置，在上述实施例提及的埋置位线bl和埋置字线wl之外，还可以有形成其他薄膜及其他结构的步骤。并且，本公开实施例对各薄膜及各结构的形成顺序不作限定。
165.在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
166.上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
167.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。