半导体器件、半导体结构和制造半导体结构的方法与流程

1.本技术的实施例涉及半导体技术领域，更具体地，涉及半导体器件、半导体结构和制造半导体结构的方法。


背景技术：

2.在操作期间，集成电路(ic)生成导致ic的温度升高和热量。随着ic的温度升高，ic的性能和效率可能会因ic内不同材料的电阻值和电容值的变化而以各种方式受到影响。
3.热传感器可以用于在操作期间测量并监控ic的温度，以促进ic的温度控制。具体地，可以使用散热器或其他冷却器件来管理ic的温度。在一些应用中，散热器或冷却器件基于ic的温度进行控制，以减少散热器或冷却器件消耗的功率量。在一些电路设计中，热传感器可以包括双极结型晶体管(bjt)或电阻温度传感器。


技术实现要素：

4.根据本技术的实施例的一个方面，提供了一种半导体器件，包括bjt结构。bjt结构包括：发射极，位于具有第一导电类型的第一阱中；集电极，位于各自的第二阱中，第二阱具有与第一导电类型不同的第二导电类型并且彼此间隔开且第一阱位于其间；基极，位于第一阱中并且位于发射极和集电极之间，其中，bjt结构包括有源区，有源区具有形成发射极、集电极和基极的不同宽度。
5.根据本技术的实施例的另一个方面，提供了一种半导体结构，包括：第一阱区，位于衬底上，第一阱区具有第一类型掺杂；第二阱区和第三阱区，位于衬底上的第一阱区的相对侧，第二和第三阱区具有不同于第一类型掺杂的第二类型掺杂；以及双极结型晶体管(bjt)结构，具有形成在第一阱区中的第一晶体管有源区中的第一发射极、形成在第一阱区中的第二晶体管有源区中的第一基极以及形成在第二阱区中的第三晶体管有源区中的第一集电极；第二发射极形成在第一阱区中的第四晶体管有源区中，第二基极形成在第一阱区中的第五晶体管有源区中，并且第二集电极形成在第三阱区中的第六晶体管有源区中。
6.根据本技术的实施例的又一个方面，提供了一种制造半导体结构的方法，该方法包括通过以下方式形成包括多个具有不同宽度的有源区的第一标准单元的bjt结构：在具有第一类型掺杂的第一阱区中的第一晶体管有源区中形成第一发射极；在第一阱区中的第二晶体管有源区中形成第一基极；在第二阱区中的第三晶体管有源区中形成第一集电极，第二阱区具有不同于第一类型掺杂的第二类型掺杂，其中，第二晶体管有源区位于第一晶体管有源区和第三晶体管有源区之间。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1是根据本公开的一些实施例的示例性热传感器电路。
9.图2是根据本公开的一些实施例的示例性带隙参考电路。
10.图3是图示了根据本公开的一些实施例的集成电路(ic)的布局设计的部分的示例图。
11.图4a图示了根据本公开的一些实施例的包括标准单元的pnp双极结晶体管(bjt)结构的俯视图。
12.图4b图示了根据本公开的一些实施例的沿图4a所示的截面线4b-4b的pnp bjt结构的截面图。
13.图4c是图示了根据本公开的一些实施例的pnp bjt结构的立体图。
14.图5a图示了根据本公开的一些实施例的包括标准单元的npn bjt结构的俯视图。
15.图5b图示了根据本公开的一些实施例的沿图5a所示的截面线5b-5b的npn bjt结构的截面图。
16.图6是图示了根据本公开的一些实施例的ic结构的部分的布局设计的示例性布局图。
17.图7是根据本公开的一些实施例的形成和制造集成电路的方法的流程图。
18.图8是根据本公开的一些实施例的用于制造半导体结构的详细操作的流程图。
19.图9是根据本公开的一些实施例的用于设计和生成集成电路布局的示例性系统的框图。
20.图10是根据本公开的一些实施例的示例性集成电路制造系统的框图。
具体实施方式
21.以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
22.本说明书中使用的术语通常具有其在本领域中和在使用每个术语的特定上下文中的普通含义。本说明书中示例的使用，包括本文讨论的任何术语的示例仅是说明性的，并且绝不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。
23.尽管在本文中可以使用术语“第一”、“第二”等来描述各个元件，但是这些元件不应受这些术语的限制。这些术语用于区分一个元件和另一个元件。例如，可以将第一元件称为第二元件，并且类似地，可以将第二元件称为第一元件，而不脱离实施例的范围。如本文所用，术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
24.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中
的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
25.在本文中，术语“耦合”也可以称为“电耦合”，并且术语“连接”可以称为“电连接”。“耦合”和“连接”也可以用来表示两个或多个元件相互协作或交互。
26.将针对特定上下文中的实施例来描述本公开的各种实施例，即广泛用于各种应用中以感测温度的热传感器或温度传感器。例如，热传感器可用于集成电路中，诸如存储器模块或中央处理单元(cpu)，以监测和促进对集成电路温度的控制以确保集成电路正常操作。在一些实施例中，热传感器可以采用双极结型晶体管(“bjt”)。端子对之间的电压，诸如bjt器件的基极-发射极结上的基极-发射极电压v
be
，具有提供电气特性的温度依赖性以实现热感测。例如，在理想情况下，基极-发射极电压v
be
可以提供指数的温度依赖性。与理想特性的偏差可以导致温度测量误差。
27.在一些实施例中，热传感器通常使用双极结型晶体管(bjt)比率来粗略或精细地调整差分电压(dvbe)对比温度的差分电压(dvbe)曲线的斜率。热传感器还可以使用电流镜和电阻器比率来调整dvbe曲线的斜率。然而，dvbe的大斜率调整可能会降低热传感器的校准过程的性能和准确性。
28.图1是根据本公开的一些实施例的示例性热传感器电路100。如图1所示，热传感器电路100包括具有支路110、120的bjt对。支路110、120分别包括对应的电流源112和122，以及与电流源112和122串联的晶体管114和124。晶体管114和124中的每个中的基极和集电极彼此连接并连接到公共参考节点，例如接地参考。晶体管114和124的发射极分别连接到对应的电流源112和122。
29.放大器130连接到节点116和126(例如，晶体管114和124的发射极)。具体地，放大器130的两个输入端子分别连接到节点116和126以接收差分信号dv
be1
，该差分信号dv
be1
是晶体管114的发射极处的基极-发射极电压v
be1a
与晶体管124的发射极处的基极-发射极电压v
be1b
之间的差。
30.晶体管114和124的基极-发射极电压v
be1a
和v
be1b
与绝对温度(ctat)电压互补，而两个基极-发射极电压之间的差dv
be1
与绝对温度(ptat)电压成比例。
31.在一些实施例中，放大器130具有增益α，增益α为校准参数，以放大差分信号dv
bel
以生成v
ptat
，其中α的值可根据实际需要而优化。在一个示例中，α可以定义为：int(v
be1b
(105℃)-v
be1b
(25℃)/(dv
be1
(105℃)-dv
be1
(25℃))，其中int()函数返回其自变量的整数值，但本公开不限于此。
32.在一些实施例中，加法器140耦合到放大器130的输出和bjt晶体管124的发射极以获得参考电压vref，vref可以表示为：
33.vref＝v
be1b
+α
·
dv
be1
34.然后可以通过在集成adc 150的帮助下相对于vref数字化α
·
dv
be1
来测量温度(t)，以获得比率μ,(例如，α
·
dv
be1
/vref)。然后可以将比率μ转换为温度值，例如摄氏度。
35.在图1的实施例中，当bjt晶体管114和124直接嵌入cpu结构中时，热传感器电路100可以检测cpu温度。
36.图2是根据本公开的一些实施例的示例性电路200。在图2的电路200中，绝对温度互补(ctat)电压分量是双极结型晶体管(bjt)的基极-发射极电压(vbe)。绝对温度成正比
(ptat)电压分量(δvbe)是具有不同电流密度的两个bjt的基极-发射极电压的差。
37.如图2所示，电路200是带隙参考电路200，带隙参考电路200包括晶体管m1、m2、m3和m4，电阻器r1、r2、r3和r4，双极晶体管q1和q2以及误差放大器a1和a2。在第一支路210中，晶体管m1和双极晶体管q1串联电耦合在供电电压节点vdd和公共参考节点(例如接地节点gnd参考)之间，并且电阻器r1与双极晶体管q1并联电耦合。在第二支路220中，晶体管m2、电阻器r3和双极晶体管q2串联电耦合在供电电压节点vdd和接地节点gnd之间，电阻器r2与串联的电阻器r3和晶体管q2并联电耦合。在第三支路230中，晶体管m3、m4和电阻器r4串联电耦合在供电电压节点vdd和接地节点gnd之间。
38.在支路210和220中，两个电阻器r1和r2为两个电流i11和i21提供电流路径。在一些实施例中，电阻器r1和r2的电阻值可以相同。如图2所示，晶体管q1和q2的发射极面积的比率可以为1:15，但本公开不限于此。因此，晶体管q1和q2可以是具有不同电流密度偏置的bjt，并且形成补偿电路，以通过跨电阻器r3生成ptat电压来补偿温度依赖性，并且晶体管q1和q2的基极端子电耦合到接地节点gnd。
39.误差放大器a1具有分别耦合到节点216和节点226的两个输入端子。节点216是支路210中晶体管q1的发射极端子，节点226是支路220中晶体管q2的发射极端子。误差放大器a1的输出端子电耦合到晶体管m1、m2和m3的控制端子(例如，栅极端子)。具体地，放大器a1使电流i1和i2以及节点216和节点226处的电压相等。在节点216处，电流i1等于流过电阻器r1的电流i11加上流过双极晶体管q1的电流i12。类似地，在节点226处，电流i2等于流过电阻器r2的电流i21加上流过电阻器r3和双极晶体管q2的电流i22。
40.参考电压v
be2a
是节点216处的电压和晶体管q1的基极-发射极电压vbe(即晶体管q1的基极-发射极电压(vbe))，使得参考电压v
be2a
具有负温度系数。跨晶体管q2的基极和发射极的电压称为另一参考电压v
be2b
。因此，参考电压v
be2a
和v
be2b
是温度相关为与绝对温度互补(即，具有负温度系数的电压)。假设节点216处的电压等于节点226处的电压，跨电阻器r3的电压是基极-发射极电压v
be2a
和晶体管q2的基极-发射极电压v
be2b
之间的电压差。
41.误差放大器a2具有分别耦合到节点216和节点236的两个输入端子。晶体管m3和m4在节点236处彼此耦合。误差放大器a2的输出端子电耦合到晶体管m4的控制端子(例如，栅极端子)。因此，误差放大器a2和晶体管m4形成反馈控制回路。在一些实施例中，误差放大器a1和a2各自具有高电压增益。结果，节点216的电压、节点226的电压和节点236的电压相等。
42.图3是图示了根据本公开的一些实施例的集成电路(ic)的布局设计300的部分的示例图。布局设计300包括多个标准单元(std单元)，多个std单元形成能够执行特定功能的单元阵列。例如，图1中的热传感器电路100和图2中的带隙电压参考电路200可以被设计为使用布局设计300中的标准单元。在一些实施例中，标准单元是指已经布局并储存在以数据库形式的电路库中的预先设计的单元。在集成电路设计中，标准单元是从电路库中检索出来的，并在放置操作中放置。例如，使用运行用于设计集成电路的软件的计算机来执行放置操作。软件包括具有布置和布线功能的电路布局工具。在图3的实施例中，第一标准单元312、314、316、318沿第一方向布置成列，并且第二标准单元322、324、326、328也沿第一方向排列成另一列。第三标准单元332、334、336和338沿第一方向布置在又一列中，并且在第一标准单元312、314、316和318与第二标准单元322、324、326和328之间。
43.在一些实施例中，第一标准单元312、314、316和318以及第二标准单元322、324、
326和328可以是逻辑门单元。在一些实施例中，逻辑门单元包括and(与)、or(或)、nand(与非)、nor(或非)、xor(异或)、inv(反相)、and-or-invert(aoi，与或反相)、or-and-invert(oai，或与反相)、mux(多路复用器)、flip-flop(触发器)、buff(缓冲器)、锁存器、延迟、时钟单元等。在一些实施例中，标准单元可以是存储器单元。在一些实施例中，存储单元包括静态随机存取存储器(sram)、动态ram(dram)、电阻ram(rram)、磁阻ram(mram)只读存储器(rom)等。在一些实施例中，标准单元可以包括一个或多个有源元件或无源元件。有源元件的示例包括但不限于晶体管和二极管。晶体管的示例包括但不限于金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极结晶体管(bjt)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(pfet/nfet)等、finfet、具有凸起源极/漏极的平面mos晶体管等。无源元件的示例包括但不限于电容器、电感器、熔断器、电阻器等。第一标准单元312、314、316和318以及第二标准单元322、324、326和328可以包括为了便于说明而未示出的其他部件。
44.如图3所示，标准单元332、334、336和338形成bjt晶体管单元330，bjt晶体管单元330直接邻接数字鳍边界(fb)cpu区并且与第一标准单元312、314、316和318以及第二标准单元322、324、326和328相邻。因此，bjt晶体管单元330可以与标准单元312-318和标准单元322-328对齐。或者说，晶体管单元330的高度可以与标准单元312、314、316和318的高度以及第二标准单元322、324、326和328的高度对齐。通过这样的布置，bjt可以直接嵌入到cpu设计中，以通过热传感器电路(例如图1所示的热传感器电路100)检测cpu温度差，或者直接嵌入到图2所示的带隙参考电路200中。因此，bjt可以更靠近cpu布置并且直接与cpu邻接，这提供了更少的面积损失，减少了热传感器电路的设计余量。
45.此外，通过由数字鳍边界(fb)cpu区中的标准单元实现bjt设计，热传感器电路因此可以设置在更靠近cpu设计的热点位置以检测cpu的温度，从而改善cpu的热节流并防止cpu退化。在各种实施例中，使用标准单元形成的bjt结构可以实施到各种制造工艺中，包括用于finfet、纳米片和纳米线器件的制造工艺。
46.图4a图示了根据本公开的一些实施例的包括在数字fin(鳍)边界区中的标准单元的双极结晶体管(bjt)结构400的俯视图。图4b图示了根据本公开的一些实施例的如图4a所示的bjt结构400的截面图，其中截面图是沿平面截面线4b-4b截取的。在图4a和图4b的实施例中，p-p-n-n标准单元用于形成两个bjt器件。bjt结构400包括两个发射极e1和e2，两个集电极c1和c2，以及两个基极b1和b2。发射极e1和e2以及集电极c1和c2为p型，而基极b1和b2为n型。浅沟槽隔离(sti)区451、453、455、457和459将发射极e1和e2、集电极c1和c2以及基极b1和b2分离。
47.如图4a所示，p阱区420中的p型(p+)有源区422形成bjt结构400的集电极c1。n阱区430中的n型(n+)有源区432a、432b形成bjt结构400的基极b1。n阱区430中的p型(p+)有源区434a、434b形成bjt结构400的发射极e1。n阱区430中的p型(p+)有源区436a、436b阱区430形成bjt结构400的发射极e2。n阱区430中的n型(n+)有源区438a、438b形成bjt结构400的基极b2。p阱区440中的p型(p+)有源区442形成bjt结构400的集电极c2。
48.在一些实施例中，形成bjt结构400的标准单元std1-std6包括具有不同单元高度和不同有源区宽度的不同类型的标准单元。例如，bjt结构400的发射极e1和e2分别由具有单元高度h3和h4的标准单元std3和std4形成，bjt结构400的基极b1和b2分别由具有单元高
度h2和h5的标准单元std2和std5形成，并且bjt结构400的集电极c1和c2分别由具有单元高度h1和h6的标准单元std1和std6形成。在标准单元std1-std6之中，标准单元std1和std6具有最小尺寸并且是最省电的标准单元。在一些实施例中，标准单元std1和std6的高度小于标准单元std2和std5，标准单元std2和std5的高度小于标准单元std3和std4。
49.在一个示例性实施例中，形成集电极c1的p型(p+)有源区422在标准单元std1中，标准单元std1具有约为58.5nm的高度h1，并且有源区422的宽度w1约为19.5nm。形成基极b1的n型(n+)有源区432a、432b在标准单元std2中，标准单元std2具有约117nm的高度h2，并且每个有源区432a、432b的宽度w2约为19.5nm。形成发射极e1的p型(p+)有源区434a、434b在标准单元std3中，标准单元std3具有234nm的高度h3，每个有源区434a、434b的宽度w3约为60nm。宽度w3大于宽度w2和宽度w1。
50.仍然参考示例性实施例，形成发射极e2的p型(p+)有源区436a、436b在标准单元std4中，标准单元std4具有234nm的高度h4，每个有源区436a、436b的宽度w4约为60nm。形成基极b2的n型(n+)有源区438a、438b在标准单元std5中，标准单元std5具有约117nm的高度h5，并且每个有源区438a、438b的宽度w5约为19.5nm。形成集电极c2的p型(p+)有源区442在标准单元std6中，标准单元std6具有约58.5nm的高度h6，并且有源区442的宽度w6约为19.5nm。宽度w4大于宽度w5和宽度w6。
51.因此，通过组合p-p-n-n标准单元以形成bjt结构400并包括具有不同宽度的有源区的标准单元，每个bjt的发射极面积可以设计得更大，以减少以上参考图2描述的bjt之间的失配，每个bjt的基极面积可以设计得更小以获得所需的共发射极电流增益。此外，可以减小每个bjt的总面积。例如，在一些实施例中，bjt结构400所需的总高度可以约为1.053μm，这小于典型的bjt结构，但本公开不限于此。
52.如图4b所示，衬底410可以是p型衬底410。可以在衬底410上形成p阱区420、n阱区430和p阱区440。在一些实施例中，p阱区420、n阱区430和p阱区440通过掩埋层与衬底410分离。在一些实施例中，分离两个发射极e1和e2的浅沟槽隔离(sti)结构455的宽度大于分离发射极e1和基极b1的sti结构453的宽度、或者分离发射极e2和基极b2sti的结构457的宽度。在一些实施例中，分离集电极c1和基极b1的sti结构451的宽度以及分离集电极c2和基极b2的sti结构459的宽度与sti结构453和457的宽度基本上相同。
53.例如，在一些实施例中，集电极c1和基极b1之间的间距约为39nm。基极b1和发射极e1之间的间距约为39nm。发射极e1和发射极e2的间距约为57nm。发射极e2和基极b2之间的间距约为39nm。基极b2和集电极c2之间的间距约为39nm。
54.图4c是图示了根据本公开的一些实施例的双极结晶体管(bjt)结构400的立体图。如图4c所示，bjt结构400还包括金属层m0，金属层m0包括一个或多个导电部件460以提供互连。例如，金属层m0可以提供用于将集电极c1和集电极c2连接到接地参考的一个或多个导电部件460，以实施在图1中的热传感器电路100或图2中的电路200中使用的bjt结构400。
55.需要注意的是，虽然图4a-图4c中所示的bjt结构400是由标准单元形成的pnpbjt晶体管，但本公开不限于此。在一些其他实施例中，npn bjt晶体管也可以由标准单元形成。
56.图5a图示了根据本公开的一些实施例的包括在数字fin边界区中的标准单元的npn bjt结构500的俯视图。类似于图4a-图4c的实施例，bjt结构500也包括两个发射极e1和e2、两个集电极c1和c2以及两个基极b1和b2。与bjt结构400相比，在bjt结构500中，发射极
e1和e2以及集电极c1和c2为n型，而基极b1和b2为p型。
57.如图5a所示，n阱或深n阱区520中的n型(n+)有源区522形成bjt结构500的集电极c1。p阱区530中的p型(p+)有源区532a、532b形成bjt结构500的基极b1。p阱区530中的n型(n+)有源区534a、534b形成bjt结构500的发射极e1。p阱区530中的n型(n+)有源区536a、536b形成bjt结构500的发射极e2。p阱区530中的p型(p+)有源区538a、538b形成bjt结构500的基极b2。n阱或深n阱区540中的n型(n+)有源区542形成bjt结构500的集电极c2。
58.类似地，形成bjt结构500的标准单元std1-std6也包括具有不同单元高度和不同宽度的有源区的不同类型的标准单元。例如，bjt结构500的发射极e1和e2分别由具有单元高度h3和h4的标准单元std3和std4形成，bjt结构400的基极b1和b2分别由具有单元高度h2和h5的标准单元std2和std5形成，以及bjt结构400的集电极c1和c2分别由具有单元高度h1和h6的标准单元std1和std6形成。在标准单元std1-std6中，标准单元std1和std6具有最小尺寸并且是最省电的标准单元。在一些实施例中，标准单元std1和std6的高度小于标准单元std2和std5，并且标准单元std2和std5的高度小于标准单元std3和std4。
59.在一个示例性实施例中，形成集电极c1的n型(n+)有源区522标准单元std1中，准单元std1具有约为58.5nm的高度h1，有源区522的宽度w1约为19.5nm。形成基极b1的p型(p+)有源区532a、532b在标准单元std2中，标准单元std2具有约117nm的高度h2，并且每个有源区532a、532b的宽度w2约为19.5nm。形成发射极e1的n型(n+)有源区534a、534b在标准单元std3中，标准单元std3具有234nm的高度h3，每个有源区534a、534b的宽度w3约为60nm。宽度w3大于宽度w2和宽度w1。
60.仍然参考一个示例性实施例，形成发射极e2的n型(n+)有源区536a、536b在标准单元std4中，标准单元std4具有234nm的高度h4，并且有源区536a、536b的宽度w4约为60nm。形成基极b2的p型(p+)有源区538a、538b在标准单元std5中，标准单元std5具有约117nm的高度h5，并且有源区538a、538b的宽度w5约为19.5nm。形成集电极c2的n型(n+)有源区542在标准单元std6中，标准单元std6具有约58.5nm的高度h6，有源区542的宽度w6约为19.5nm。宽度w4大于宽度w5和宽度w6。
61.图5b图示了根据本公开的一些实施例的图5a中所示的npn bjt结构500的截面图，其中截面图是沿平面截面线5b-5b截取的。如图5b所示，可以在衬底510上形成n阱区520、p阱区530和n阱区540。在一些实施例中，n阱区520、p阱区530和n阱区540通过掩埋层与衬底510分离。浅沟槽隔离(sti)区551、553、555、557和559将发射极e1和e2、集电极c1和c2以及基极b1和b2分离。在一些实施例中，分离两个发射极e1和e2的浅沟槽隔离(sti)结构555的宽度大于分离发射极e1和基极b1的sti结构553的宽度、或者分离发射极e2和基极b2的sti结构557的宽度。在一些实施例中，分离集电极c1和基极b1的sti结构551的宽度以及分离集电极c2和基极b2的sti结构559的宽度与sti结构553和557的宽度基本上相同。
62.例如，在一些实施例中，集电极c1和基极b1之间的间距约为39nm。基极b1和发射极e1之间的间距约为39nm。发射极e1和发射极e2之间的间距约为57nm。发射极e2和基极b2之间的间距约为39nm。基极b2和集电极c2之间的间距约为39nm。
63.因此，在图5a和图5b中，包括具有不同单元高度和不同宽度的有源区的标准单元的bjt结构500也可以提供相对大的发射极面积以减少以上参考图2描述的bjt中的失配，以及用于所需的共发射极电流增益的相对较小的基极面积。此外，减少了bjt结构500的总面
积。在一些实施例中，bjt结构500所需的总高度可以约为1.053μm，这小于典型的bjt结构，但本公开不限于此。
64.图6是图示了根据本公开的一些实施例的ic结构的部分的布局设计600的示例性布局图。如图6所示，布局设计600包括排列成行和列的标准单元阵列。应注意，不同数量的行、子行或列在本公开的预期范围内。
65.布局设计600包括被配置为形成一个或多个电路元件的标准单元区610，以及与标准单元区610相邻的bjt区620。在一些实施例中，bjt区620直接邻接鳍边界(fb)区。例如，鳍边界(fb)区可以是生成网格或图案的区域，该网格或图案具有多个具有固定宽度和固定间距的鳍。鳍边界(fb)区中的finfet有源区域通过设计规则接合在一起，以共享一组等间距的鳍。在图6的实施例中，布局设计600包括在数字标准单元区610和bjt区620两者中在第一方向(例如，x方向)上延伸的有源区布局图案630，以及在数字标准单元区610和bjt区620两者中在第一方向上延伸的隔离布局图案640和sti布局图案650。如图6所示，隔离布局图案640和sti布局图案650中的每个在有源区布局图案630之间，有源区布局图案630中的每个可以是p型(p+)或n型(n+)有源区。
66.布局设计600还包括在标准单元区610和bjt区620两者中在第二方向(例如，与x方向正交的y方向)上延伸的栅极布局图案660，栅极布局图案660可以是多晶硅，以及在第一方向上延伸并在有源区布局图案630上方的重叠鳍布局图案。例如，在标准单元区610中，栅极布局图案660可用于制造ic中对应的栅极结构。应注意，栅极布局图案660中的其他配置也在本公开的范围内。
67.相应地，为了提供直接嵌入到cpu设计中的bjt部件，图4a-图4c中的bjt结构400以及图5a和图5b中的bjt结构500可以布置在布局设计600的bjt区620中。因此，可以将面积损失较小的热传感器实施为在更靠近cpu的位置，以精确检测cpu温度。
68.图7是根据一些实施例的形成和制造集成电路的示例性方法700的流程图。方法700包括生成集成电路布局(步骤710)；基于集成电路布局制作集成电路(步骤720)。这里可以简要描述一些其他步骤。可以在用于形成或制造集成电路的方法700之前、期间和/或之后执行附加步骤。在一些实施例中，方法700可用于形成和制造图1中的热传感器电路100和/或图2中的电路200，但本公开不限于此。
69.步骤710包括生成集成电路布局。例如，计算机系统的处理器可以被配置为执行储存在计算机系统的存储器中的指令，以生成集成电路布局(例如，图3中的布局设计300或图6中的布局设计600)。在一些实施例中，步骤710中的集成电路布局是图形数据库系统文件格式，诸如图形数据库系统ii(gdsii)文件格式。如在上述实施例中所讨论的，集成电路布局可以包括沿第一方向布置的第一标准单元(例如，图3中的单元312-318)，沿着第一方向布置的第二标准单元(例如，图3中的单元322-328)，以及在第一标准单元和第二标准单元之间沿着第一方向布置的第三标准单元(例如，图3中的单元332-338)。第三标准单元形成用于bjt结构(例如，图4a-图4c中的bjt结构400或图5a-图5b中的bjt结构500)的晶体管单元。
70.步骤720包括基于布局设计制造集成电路。例如，半导体制造设备可以被配置为基于步骤710中的集成电路布局制造集成电路。如图4a-图4c和图5a-图5b所示，集成电路可以包括bjt结构，bjt结构具有在第一导电类型的第一阱中的发射极、具有在不同于第一导电
类型的第二导电类型的各自第二阱中的集电极，第二阱彼此间隔开且第一阱且位于其间；并且基极在第一阱中并且在发射极和集电极之间。
71.图8是根据本公开的一些实施例的步骤720中的详细操作的流程图。可以执行步骤720以制造在图1-图6中的任何一个中说明的半导体结构或集成电路，但本公开不限于此。尽管本文公开的步骤720可以被图示和/或描述为一系列操作或步骤，但是应当理解，在一些情况下，在此处可以以与图示和/或描述的不同的顺序来执行图示和/或描述的操作。此外，可以同时执行一个或多个图示和/或描述的操作，而一些图示和/或描述的操作可以在子操作或子步骤中执行，这些子操作或子步骤可以类似地关于在一些实施例中的其他图示和/或描述的操作重新排序。
72.在操作810中，形成双极结晶体管(bjt)结构(例如，图4a-图4c中的bjt结构400或图5a和图5b中的bjt结构500)，bjt结构包括具有不同的单元高度和不同的有源区宽度的标准单元。具体地，操作810包括操作811-819。
73.在操作811中，在衬底中形成具有第一类型掺杂的第一阱区(例如，图4b中的n阱区430)。在操作812中，在衬底中的第一阱区的相对侧形成具有不同于第一类型掺杂的第二类型掺杂的第二阱区和第三阱区(例如，图4b中的p阱区420、440)。
74.在操作813中，形成一个或多个浅沟槽隔离(sti)结构(例如，图4b中的sti结构451、453、455、457和459)。每个sti结构分离并限定有源区。然后，在操作814-819中，可以在有源区中形成作为bjt结构的发射极、集电极和基极的有源区。
75.例如，形成将第一晶体管有源区(例如，包括图4b中的有源区434a、434b的有源区)和第四晶体管有源区分离(例如，包括图4b中的有源区436a、436b的有源区)的第一sti结构(例如，图4b中的sti结构455)，以及将第一晶体管有源区和第二晶体管有源区(例如，包括图4b中的有源区432a、432b的有源区)分离的第二sti结构(例如，图4b中的sti结构453)。第一sti结构的宽度可以大于第二sti结构的宽度。
76.在一些实施例中，形成将第二晶体管有源区和第三晶体管有源区(例如，图4b中的有源区422)分离的第三sti结构(例如，图4b中的sti结构451)。第三sti结构的宽度可以与第二sti结构的宽度基本上相同。
77.在一些实施例中，形成将第四晶体管有源区和第五晶体管有源区(例如，包括图4b中的有源区438a和438b的有源区)分离的第四sti结构(例如，图4b中的sti结构457)。第四sti结构的宽度可以与第三sti结构的宽度基本上相同。
78.在一些实施例中，形成将第五晶体管有源区和第六晶体管有源区(例如，图4b中的有源区442)分离的第五sti结构(例如，图4b中的sti结构459)。第五sti结构的宽度可以与第四sti结构的宽度基本上相同。
79.在操作814-819中，在有源区中形成作为bjt结构的发射极、集电极和基极的有源区。具体地，在操作814中，在第一阱区中的第一晶体管有源区(例如，包括图4b中的有源区434a、434b的有源区)中形成第一发射极(例如，图4b中的发射极e1)。在操作815中，在第一阱区中的第二晶体管有源区(例如，包括图4b中的有源区432a、432b的有源区)中形成第一基极(例如，图4b中的基极b1)。在操作816中，在第二阱区中的第三晶体管有源区(例如，图4b中的有源区422)中形成第一集电极(例如，图4b中的集电极c1)。第二晶体管有源区位于第一晶体管有源区和第三晶体管有源区之间。在一些实施例中，第一晶体管有源区的宽度
大于第二晶体管有源区的宽度。
80.在操作817中，在第一阱区中的第四晶体管有源区(例如，包括图4b中的有源区436a、436b的有源区)中形成第二发射极(例如，图4b中的发射极e2)。在操作818中，在第一阱区中的第五晶体管有源区(例如，包括图4b中的有源区438a和438b的有源区)中形成第二基极(例如，图4b中的基极b2)。在操作819中，在第三阱区中的第六晶体管有源区(例如，图4b中的有源区442)中形成第二集电极(例如，图4b中的集电极c2)。第五晶体管有源区位于第四晶体管有源区和第六晶体管有源区之间，并且第二阱区和第三阱区彼此间隔开且第一阱区位于其间。
81.在操作820中，在bjt结构上方形成金属层(例如，图4c中的金属层m0)。金属层可以包括一个或多个用于互连的导电部件(例如，图4c中的导电部件460)。例如，一个或多个导电部件可用于将第一集电极和第二集电极连接到接地参考。
82.通过上述操作，可以执行制造半导体结构的方法，以提供嵌入到cpu设计或用于热传感器应用的带隙设计中的bjt组件，bjt组件可以位于cpu的热点位置附近，并且使用更少的芯片面积更准确地检测cpu温度。此外，方法700可以在各种工艺中实施，包括各种cmos、finfet、finfet、全环栅fet和纳米片fet制造工艺。
83.图9是根据一些实施例的用于设计和生成集成电路布局的示例性系统900的框图。系统900被配置为设计和生成一个或多个集成电路布局。在一些实施例中，系统900还被配置为基于本文描述的集成电路的一个或多个布局来制造一个或多个集成电路。系统900包括总线910、输入/输出(i/o)接口920、处理器940、网络接口960和非暂时性计算机可读储存介质980。i/o接口920、处理器940、网络接口960和储存介质980通过总线910相互电耦合。网络接口960被配置为连接到网络950，使得系统900通过网络950连接到一个或多个外部计算机系统和/或设备。
84.i/o接口920耦合到用于接收信息和命令并提供输出信息的外部设备。例如，i/o接口920可以耦合到用于向系统900接收信息和命令的键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键。
85.处理器940包括中央处理单元(cpu)、多核处理器、分布式处理系统、专用集成电路(asic)和/或硬件处理电路中的一种或多种。处理器940被配置为执行储存在储存介质980中的指令，以使系统900执行方法700的部分或全部步骤。例如，处理器940可以被配置为设计和生成一个或多个布局集成电路。在一些实施例中，处理器940还被配置为基于一个或多个布局来制作或制造一个或多个集成电路。
86.网络接口960被配置为通过网络950将系统900连接到一个或多个其他计算机系统和/或设备(未示出)。网络接口960包括一个或多个无线网络接口，例如蓝牙、wi-fi、全球微波接入互操作性(wimax)、通用分组无线电服务(gprs)和/或宽带码分多址(wcdma)收发器、和/或一个或多个有线网络接口，诸如以太网、通用串行总线(usb)和/或ieee13154接口卡。在一些实施例中，两个或更多个系统900可以被配置为执行本文所述的方法并通过网络950在两个或更多个系统900之间交换信息，例如布局数据和制造数据。
87.储存介质980包括电子、磁性、光学、电磁、红外线和/或半导体装置或器件中的一种或多种。例如，储存介质980包括半导体或固态存储器、磁带、可移动计算机软盘、随机存取存储器(ram)、只读存储器(rom)、硬磁盘和/或光盘。在一些实施例中，储存介质980包括
光盘只读存储器(cd-rom)、光盘读/写(cd-r/w)盘和/或数字视频盘(dvd)。
88.储存介质980储存用于使系统900执行方法700的指令982。处理器940被配置为执行储存在储存介质980中的指令982以使系统900执行方法700的部分或全部步骤。在一些实施例中，储存介质980被配置为用作系统900和用于制造集成电路的半导体制造设备(未示出)之间的接口。
89.在一些实施例中，储存介质980还储存用于执行方法700的信息和在执行方法700期间生成的信息，诸如布局984、用户界面986和制造数据。在一些实施例中，布局984包括集成电路的一个或多个布局图案。
90.在一些实施例中，储存介质980还储存用于与半导体制造设备(未示出)对接的指令。指令被执行时使处理器940生成制造指令以控制半导体制造机器在制造过程期间执行方法700。
91.系统900被配置为通过i/o接口920和/或网络接口960接收与集成电路布局相关的信息。信息通过总线910传送到处理器940，用于生成布局图案和数据以及制造集成电路。布局图案和数据作为布局984储存在储存介质980中。在一些实施例中，系统900还被配置为通过i/o接口920和/或网络接口960接收与用户界面相关的信息。信息作为用户界面986储存在储存介质980中。在一些实施例中，系统900被配置为通过i/o接口920和/或网络接口960接收与制造数据相关的信息。信息被储存在储存介质980中。制造数据包括系统900可以用来制造集成电路的制造参数。
92.在一些实施例中，方法700的部分步骤被实施为由处理器执行的独立软件应用程序。在一些实施例中，方法700的部分步骤被实施为作为另一软件应用程序的部分的软件应用程序。在一些实施例中，方法700的部分步骤被实施为软件应用程序的插件。在一些实施例中，方法700的部分步骤被实施为软件应用程序，该软件应用程序是电子设计自动化(eda)工具的部分。在一些实施例中，方法700的部分步骤被实施为eda工具使用的软件应用程序。eda工具用于生成本文所述的集成电路的一种或多种布局。在一些实施例中，集成电路的布局储存在非暂时性计算机可读介质上。在一些实施例中，集成电路的布局是通过使用诸如的工具或其他布局生成工具来生成的。在一些实施例中，集成电路的布局是基于网表生成的，网表是基于示意性电路图创建的。在一些实施例中，方法700的部分步骤由制造设备实施以通过使用一组掩模来制作或制造本文所述的集成电路。基于由系统900生成的一个或多个布局来制造掩模。在一些实施例中，系统900生成比其他方法占用更少面积的集成电路布局。
93.图10是根据一些实施例的示例性集成电路制造系统1000的框图。集成电路制造系统1000包括设计室1020、掩模室1030和集成电路制造商或制造厂(fab)1040，它们在设计、开发和制造周期和/或与制作和制造集成电路(ic)器件1060相关的服务中相互交互。系统1000中的组件通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和互联网。通信网络包括有线和/或无线通信信道。每个组件与一个或多个其他组件交互并向一个或多个其他组件提供服务和/或从一个或多个其他组件接收服务。在一些实施例中，设计室1020、掩模室1030和ic制造厂1040中的两个或更多个是本地连接。在一些实施例中，设计室1020、掩模室1030和ic制造厂1040中的两个或更多个共存于公共设施中并共享公共资源。
94.设计室1020设计和生成集成电路(ic)布局1022。ic布局1022包括为ic器件1060设计的几何图案。几何图案是构成ic器件1060的多个组件的金属、氧化物或半导体层的图案。半导体层组合形成多个ic部件。例如，ic布局1022的部分包括要被形成在半导体衬底(例如，硅晶圆)中和设置在半导体衬底上的多个材料层中的多个ic部件，诸如有源区、栅电极、源电极、漏电极、金属线和层间互连的通孔、以及用于接合焊盘的开口。设计室1020自动实施适当的设计程序以形成本文描述的集成电路的ic布局1022。设计过程包括逻辑设计、物理设计和/或布局布线中的一种或多种。ic布局1022呈现在一个或多个数据文件中，包括几何图案的信息。例如，ic布局1022可以是gdsii文件格式或设计框架ii(dfii)文件格式。
95.掩模室1030包括掩模数据准备1032和掩模制造1034。掩模室1030使用ic布局1022来自动制造一个或多个掩模以用于制造ic器件1060的多个层。掩模室1030执行掩模数据准备1032以将ic布局1022转换为代表性数据文件(rdf)。掩模数据准备1032将rdf提供给掩模制造1034。掩模制造1034包括掩模写入器。掩模写入器自动将rdf转换为衬底(诸如用于半导体晶圆的光掩模(例如掩模版))上的图像。ic布局1022由掩模数据准备1032操作以符合掩模写入器的特定特性和/或ic制造厂1040的要求。在一些实施例中，图10中的掩模数据准备1032和掩模制造1034可以统称为掩码数据准备。
96.在一些实施例中，掩模数据准备1032包括光学邻近校正(opc)，其使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他工艺效果等引起的图像误差。opc调整ic布局1022。在一些实施例中，掩模数据准备1032包括进一步的分辨率增强技术(ret)，诸如离轴照明、亚分辨率辅助特征、相移掩模、其他合适的技术等或其任何组合。在一些实施例中，还使用逆光刻技术(ilt)，ilt将opc视为逆成像问题。
97.在一些实施例中，掩码数据准备1032包括自动掩码规则检查器(mrc)，自动掩码规则检查器(mrc)使用包含某些几何和/或连接性限制的一组掩码创建规则来检查已经在opc中进行处理的ic布局1022，以确保足够余量并考虑半导体制造过程等的可变性。在一些实施例中，mrc修改ic布局1022以补偿掩模制造1034的限制，这可以包括撤销由opc执行的某些修改以满足掩模创建规则。
98.在一些实施例中，掩模数据准备1032包括光刻工艺检查(lpc)，lpc模拟将由ic制造厂1040实施以制造ic器件1060的处理。lpc基于ic布局1022模拟该处理以创建模拟制造的ic器件1060的器件。lpc模拟中的处理参数包括与ic制造周期的多个工艺相关联的参数、与用于制造ic的工具相关联的参数和/或制造工艺的其他方面。lpc考虑了多个因素，诸如空间图像对比度、焦深(dof)、掩模误差增强因子(meef)、其他合适的因素等或它们的任何组合。在一些实施例中，在lpc创建了模拟制造器件之后，如果模拟器件的形状不够接近以满足设计规则，则重复opc和/或mrc以进一步细化ic布局1022。
99.为清楚起见，对掩码数据准备1032的上述描述进行了简化。在一些实施例中，掩模数据准备1032包括附加特征，诸如逻辑操作(lop)，以根据制造规则修改ic设计布局。另外，在掩模数据准备1032期间应用于ic布局1022的工艺可以以各种不同的顺序执行。
100.在掩模数据准备1032之后和掩模制造1034期间，基于修改的ic布局制造掩模或掩模组。在一些实施例中，电子束(e-beam)或多个电子束的机制基于修改的ic布局在掩模(例如，光掩模或掩模版)上自动形成图案。掩模可以以多种技术形成。在一些实施例中，掩模通过使用二元技术形成。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已
经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(例如紫外(uv)束被不透明区域阻挡并透过透明区域。在一个示例中，二元掩模包括透明衬底(例如，熔融石英)和涂覆在掩模的不透明区域中的不透明材料(例如，铬)。作为另一示例，使用相移技术形成掩模。在相移掩模(psm)中，形成在掩模上的图案中的多个部件被配置为具有适当的相位差以提高分辨率和成像质量。在一些实施例中，相移掩模可以是衰减的psm或交替的psm。由掩模制造1034生成的一个或多个掩模用于多种工艺。例如，掩模用于离子注入工艺中以在半导体晶圆中形成多个掺杂区域，用于蚀刻工艺中以在半导体晶圆中形成多个蚀刻区域，和/或用于其他合适的工艺中。
101.ic制造厂1040是ic制造组件，包括一个或多个制造子组件，用于制造各种不同的ic产品。在一些实施例中，ic制造厂1040是半导体代工厂。例如，ic制造厂1040包括用于多个ic产品的前端制造(即，前端制程(feol)制造)的第一制造子组件、用于互连和封装ic产品的后端制造(即后端制程(beol)制造)的第二制造子组件和/或用于代工实体其他服务的第三制造子组件。
102.ic制造厂1040使用由掩模室1030制造的一个或多个掩模来制造ic器件1060。因此，ic制造厂1040至少间接地使用ic布局1022来制造ic器件1060。在一些实施例中，由ic制造厂1040使用一个或多个掩模制造半导体晶圆1042以形成ic器件1060。半导体晶圆1042包括硅衬底或其上形成有材料层的其他合适衬底。半导体晶圆1042还包括在后续制造步骤中形成的一个或多个掺杂区、介电部件、多级互连等。
103.系统1000被示为具有设计室1020、掩模室1030和ic制造厂1040作为单独的组件。然而，应当理解，设计室1020、掩模室1030和/或ic制造厂1040中的一个或多个可以是相同组件的部分。
104.在一些实施例中，公开了一种包括双极结晶体管(bjt)结构的半导体器件，该结构包括：位于具有第一导电类型的第一阱中的发射极、位于各自的第二阱中的集电极，第二阱具有与第一导电类型不同的第二导电类型并且彼此间隔开且第一阱位于其间，并且基极位于第一阱中并且位于发射极和集电极之间。bjt结构包括有源区，有源区具有形成发射极、集电极和基极的不同宽度。
105.在一些实施例中，发射极中的每个由第一单元形成，第一单元包括具有在第一宽度的有源区中的第一有源区，并且基极中的每个由第二单元形成，第二单元包括在具有第二宽度的有源区中的第二有源区，第一宽度大于第二宽度。
106.在一些实施例中，半导体器件还包括：第一浅沟槽隔离结构，分离发射极中的两个；以及第二浅沟槽隔离结构，将发射极中的一个与基极中的一个分离。
107.在一些实施例中，第一浅沟槽隔离结构的宽度大于第二浅沟槽隔离结构的宽度。
108.在一些实施例中，半导体器件还包括第三浅沟槽隔离结构，第三浅沟槽隔离结构将集电极中的一个与基极中的一个分离。
109.在一些实施例中，第三浅沟槽隔离结构的宽度与第二浅沟槽隔离结构的宽度基本上相同。
110.在一些实施例中，bjt结构形成在晶体管单元中，晶体管单元与多个第一标准单元和多个第二标准单元相邻并且邻接鳍边界区。
111.在一些实施例中，还公开了一种半导体结构，包括：位于衬底上的第一阱区，第一
阱区具有第一类型掺杂；位于衬底上的第一阱区的相对侧的第二阱区和第三阱区，第二和第三阱区具有不同于第一类型掺杂的第二类型掺杂；bjt结构，其具有形成在第一阱区中的第一晶体管有源区中的第一发射极、形成在第一阱区中的第二晶体管有源区中的第一基极以及形成在第二阱区中的第三晶体管有源区中的第一集电极；第二发射极形成在第一阱区中的第四晶体管有源区中，第二基极形成在第一阱区中的第五晶体管有源区中，并且第二集电极形成在第三阱区中的第六晶体管有源区中。
112.在一些实施例中，bjt结构由标准单元形成。
113.在一些实施例中，bjt结构至少由具有不同宽度的有源区的第一类标准单元和第二类标准单元形成。
114.在一些实施例中，第一晶体管有源区的宽度大于第二晶体管有源区的宽度。
115.在一些实施例中，将第一晶体管有源区和第四晶体管有源区分离的第一浅沟槽隔离结构的宽度大于将第一晶体管有源区和第二晶体管有源区分离的第二浅沟槽隔离结构的宽度。
116.在一些实施例中，将第二晶体管有源区和第三晶体管有源区分离的第三浅沟槽隔离结构的宽度与第二浅沟槽隔离结构的宽度基本上相同。
117.在一些实施例中，半导体结构还包括金属层，金属层包括连接第一集电极和第二集电极的一个或多个导电部件。
118.在一些实施例中，还公开了一种用于制造半导体结构的方法，该方法包括：通过以下方式形成包括具有不同宽度的有源区的多个第一标准单元的bjt结构：在具有第一类型掺杂的第一阱区中的第一晶体管有源区中形成第一发射极；在第一阱区中的第二晶体管有源区中形成第一基极；以及在第二阱区中的第三晶体管有源区中形成第一集电极，第二阱区具有不同于第一类型掺杂的第二类型掺杂，其中，第二晶体管有源区位于第一晶体管有源区和第三晶体管有源区之间。
119.在一些实施例中，方法还包括：在第一阱区的第四晶体管有源区中形成第二发射极；在第一阱区中的第五晶体管有源区中形成第二基极；以及在具有第二类型掺杂的第三阱区中的第六晶体管有源区中形成第二集电极，其中，第五晶体管有源区位于第四晶体管有源区和第六晶体管有源区之间，第二阱和第三阱区彼此间隔开且第一阱区位于其间。
120.在一些实施例中，方法还包括：形成分离第一晶体管有源区和第四晶体管有源区的第一浅沟槽隔离结构；以及形成分离第一晶体管有源区和第二晶体管有源区的第二浅沟槽隔离结构，其中，第一浅沟槽隔离结构的宽度大于第二浅沟槽隔离结构的宽度。
121.在一些实施例中，方法还包括：形成分离第二晶体管有源区和第三晶体管有源区的第三浅沟槽隔离结构，其中，第三浅沟槽隔离结构的宽度与第二浅沟槽隔离结构的宽度基本上相同。
122.在一些实施例中，方法还包括：在bjt结构上方形成金属层，金属层包括连接第一集电极的一个或多个导电部件。
123.在一些实施例中，第一晶体管有源区的宽度大于第二晶体管有源区的宽度。
124.上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域
技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。