具有与2D沟道材料集成的应变引发结构的薄膜晶体管的制作方法

具有与2d沟道材料集成的应变引发结构的薄膜晶体管
技术领域
1.本公开的实施例属于集成电路结构领域，并且具体而言，涉及具有与二维(2d)沟道材料集成的应变引发结构的薄膜晶体管。


背景技术：

2.对于过去的几十年而言，集成电路中的特征的缩放已经成为了持续增长的半导体工业背后的推动力。通过使特征缩放到越来越小使得能够在半导体芯片的有限芯片面积上实现提高密度的功能单元。
3.例如，缩小晶体管的大小允许将更高数量的存储器或逻辑器件结合到芯片上，从而制造出具有提高的容量的产品。但是，不断追求更高的容量并非不存在问题。优化每个器件的性能的必要性变得越来越重要。在集成电路器件的制造中，随着器件尺寸的持续缩小，多栅极晶体管(例如，三栅极晶体管)变得越来越占据主导地位。在常规工艺中，三栅极晶体管一般制作在体块硅衬底上或者制作在绝缘体上硅衬底上。在一些情况下，优选采用体块硅衬底，因为其成本较低并且与现有的高产率体块硅衬底基础设施兼容。然而，对多栅极晶体管的缩放并非没有后果。随着微电子电路系统的这些基本构建块的尺寸的下降以及在给定区域中制作的基本构建块的绝对数量的增大，有关用于制作这些构建块的半导体工艺的局限也已经变得无法克服。
4.薄膜晶体管(tft)的性能可以取决于很多因素。例如，tft的操作所能够达到的效率可以取决于该tft的亚阈值摆幅，其表征实现漏极电流中的给定变化所需的栅极-源极电压的变化量。较小的亚阈值摆幅使tft能够在栅极-源极电压下降到tft的阈值电压以下时截止到较低泄漏值。tft的亚阈值摆幅在室温下的常规理论下限是漏极电流每十年变化60毫伏。
5.常规的现有技术制作工艺中的变化性可能限制使这些工艺进一步扩展到(例如)13nm或亚13nm范围的可能性。因此，未来技术节点所需的功能部件的制作可能需要引入新的方法，或者将新的技术整合到当前制作工艺中，或者以新技术替代当前制作工艺。
附图说明
6.图1a示出了根据本公开的实施例的具有与二维(2d)沟道材料集成的应变引发结构的集成电路结构的截面图。
7.图1b示出了根据本公开的另一实施例的具有与二维(2d)沟道材料集成的应变引发结构的另一集成电路结构的平面图。
8.图1c包括示出了无应变2d材料的sb高度对比根据本公开的实施例的带应变2d材料的sb高度的能量曲线图。
9.图2a示出了根据本公开的实施例的具有与二维(2d)沟道材料集成的应变引发结构的集成电路结构的截面图。
10.图2b示出了根据本公开的另一实施例的具有与二维(2d)沟道材料集成的应变引
发结构的另一集成电路结构的截面图。
11.图3a示出了根据本公开的实施例的沿平面双栅极薄膜晶体管(tft)的栅极“宽度”截取的截面图。
12.图3b示出了根据本公开的实施例的沿非平面双栅极薄膜晶体管(tft)的栅极“宽度”截取的截面图。
13.图3c、图3d和图3e示出了根据本公开的实施例的非平面双栅极薄膜晶体管(tft)的有角度截面图和直接截面图。
14.图4和图5是根据本文公开的实施例中的一者或多者的包括一个或多个具有与二维(2d)沟道材料集成的应变引发结构的薄膜晶体管的晶圆和管芯的顶视图。
15.图6是根据本文公开的实施例中的一者或多者的可以包括一个或多个具有与二维(2d)沟道材料集成的应变引发结构的薄膜晶体管的集成电路(ic)器件的截面侧视图。
16.图7是根据本文公开的实施例中的一者或多者的可以包括一个或多个具有与二维(2d)沟道材料集成的应变引发结构的薄膜晶体管的集成电路(ic)器件组件的截面侧视图。
17.图8示出了根据本公开的实施例的一种实施方式的计算装置。
具体实施方式
18.描述了具有与二维(2d)沟道材料集成的应变引发结构的薄膜晶体管。在以下描述中，阐述了很多具体细节，例如，具体的材料和工具加工体系，以便提供对本公开的实施例的透彻理解。对本领域技术人员将显而易见的是可以在没有这些具体细节的情况下实践本公开的实施例。在其他情况下，没有详细描述众所周知的特征，例如，单重金属镶嵌或双重金属镶嵌处理，以免不必要地使本公开的实施例难以理解。此外，应当理解在图中示出的各种实施例只是例示性的表示并且未必按比例绘制。在一些情况下，将按照对理解本公开最有帮助的方式将各项操作依次描述为多个分立的操作，然而不应将描述的顺序推断为暗示这些操作必然是顺序相关的。具体而言，未必按照所给出的顺序执行这些操作。
19.以下描述中还仅出于参考的目的使用了某些术语，并且因此这些术语并非旨在进行限制。例如，诸如“上部”、“下部”、“上方”、“下方”、“底部”、“顶部”等术语是指附图中提供参考的方向。诸如“正面”、“背面”、“后面”和“侧面”等的术语描述部件的部分在一致但任意的参照系内的取向和/或位置，通过参考描述所论述部件的文字和相关联的附图可以清楚地了解所述取向和/或位置。此类术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
20.本文描述的实施例可以涉及前端(feol)半导体处理和结构。feol是集成电路(ic)制作的第一部分，其中，在半导体衬底或半导体层中图案化出各个器件(例如，晶体管、电容器、电阻器等)。feol一般涵盖直至(但不包括)金属互连层的沉积的所有操作。在紧随最后的feol操作之后，结果通常是具有隔离开的晶体管(例如，没有任何导线)的晶圆。
21.本文描述的实施例可以涉及后端(beol)半导体处理和结构。beol是ic制作的第二部分，其中，采用晶圆上的布线(例如，一个或多个金属化层)对各个器件(例如，晶体管、电容器、电阻器等)进行互连。beol包括用于芯片对封装连接的接触部、绝缘层(电介质)、金属层级和接合部位。在制作阶段的beol部分中，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代化的ic工艺而言，可以在beol中添加多于10个的金属层。
22.下文描述的实施例可以适用于feol处理和结构、beol处理和结构或者既适用于feol处理和结构又适用于beol处理和结构。具体而言，尽管示例性处理方案可以是采用feol处理情境进行例示的，但是这样的方案同样可以适用于beol处理。类似地，尽管示例性处理方案可以是使用beol处理情境进行例示的，但是这样的方案同样可以适用于feol处理。
23.本文描述的一个或多个实施例涉及用于实现提高的接触电阻的带应变的过渡金属二硫属化物(tmd)晶体管。本文描述的一个或多个实施例涉及用于实现提高的迁移率的带应变的过渡金属二硫属化物(tmd)晶体管。实施例可以包括或者涉及前端晶体管、后端晶体管、薄膜晶体管或片上系统(soc)技术中的一者或多者。
24.在第一方面中，描述了用于实现提高的接触电阻的带应变的tmd晶体管。
25.为了提供背景，可以通过在tmd材料中引入应变而降低2d晶体管的接触电阻。应变可以降低2d材料的带隙，并且因此可以由较小的肖特基势垒带来更低的接触电阻。
26.根据本公开的一个或多个实施例，实施带应变的tmd以降低tmd带隙并因此降低肖特基势垒，并且提供更小的接触电阻。一种用于在tmd中引入应变的方案是通过对与2d材料界面连接的材料(例如，在finfet骨干中或者纳米片构造中的间隔体)加以选择，以缩小带隙并且降低rc。引发tmd应变的界面材料的一些示例是非晶氧化硅或二氧化硅(siox或sio2)或者六方氮化硼(hbn)。在实施例中，界面材料具有相对于tmd材料的晶格失配。实施本文描述的实施例中的一者或多者的优点可以包括实现2d晶体管的降低的rc。可以使用透射电子显微镜(tem)检测在tmd中引发应变的材料的存在，例如，具有粗糙表面或者相对于tmd的晶格失配的材料。可以采用拉曼效应或者光致发光来检测2d材料中的应变。在实施例中，引发tmd应变的界面材料的示例包括非晶氧化硅或二氧化硅(siox或sio2)、六方氮化硼(hbn)、具有表面粗糙的材料、或者具有相对于tmd的晶格失配的材料。
27.作为示例性结构，图1a示出了根据本公开的实施例的具有与二维(2d)沟道材料集成的应变引发结构的集成电路结构的截面图。
28.参考图1a，集成电路结构100包括鳍状物骨干102。沿鳍状物骨干102的侧面形成二维(2d)材料层104。在未示出的一个实施例中，2d材料层104进一步沿鳍状物骨干102的顶部。源极或漏极接触部106位于2d材料层104之上并与之接触。在一个实施例中，2d材料层104是带应变的2d材料层。在特定的此类实施例中，鳍状物骨干102对2d材料层104引发应变。
29.在实施例中，鳍状物骨干102包括非晶二氧化硅或者六方氮化硼(hbn)。在实施例中，2d材料层104是或者包括过渡金属二硫属化物(tmd)材料。在实施例中，2d材料层104由诸如硫化钼(mos2)、硫化钨(ws2)、硒化钼(mose2)、硒化钨(wse2)、碲化钼(mote2)或硒化铟(inse)的材料构成。在实施例中，2d材料层104具有处于0.6-5纳米的范围内的厚度。在实施例中，源极或漏极接触部106包括金属并且是导电结构(与半导体结构形成对照)。在其他实施例中，源极或漏极接触部106是半导体结构。
30.再次参考图1a，根据本公开的实施例，集成电路结构100包括位于衬底上方的鳍状物102。二维(2d)材料层104沿着鳍状物102的侧面。鳍状物102在2d材料层104上引发应变。栅极堆叠体位于2d材料层104上，栅极堆叠体具有与第二侧(图1a中未示出，因为其位于页面内；然而，在图3b-3e中示出并且联系图3b-3e描述了示例性的此类栅极结构)相对的第一
侧。第一导电结构106位于2d材料层104上并且与栅极堆叠体的第一侧相邻。第二导电结构位于2d材料层104上并与栅极堆叠体的第二侧相邻(图1a中未示出，因为其位于页面内；然而，在图3b-3e中示出并且联系图3b-3e描述了示例性的此类第二导电结构)。
31.在实施例中，鳍状物102包括非晶二氧化硅。在实施例中，鳍状物102包括六方氮化硼(hbn)。
32.在实施例中，2d材料层104包括选自由硫化钼(mos2)和硫化钨(ws2)组成的集合的硫化物材料。在实施例中，2d材料层104包括选自由硒化钼(mose2)、硒化钨(wse2)和硒化铟(inse)组成的集合的硒化物材料或者包括mote2。
33.作为另一示例性结构，图1b示出了根据本公开的另一实施例的具有与二维(2d)沟道材料集成的应变引发结构的另一集成电路结构的平面图。
34.参考图1b，在底部平面图中(例如，各层底部朝上)的集成电路结构120使得2d材料层能够完全被看到。集成电路结构120包括二维(2d)材料层124。栅极结构122位于2d材料层124的沟道区之上(例如，被描绘为处于下面)。栅极间隔体128沿栅极结构122的侧面。源极或漏极接触部130位于2d材料层124之上并与之接触。在一个实施例中，2d材料层124是带应变的2d材料层。在特定的此类实施例中，栅极间隔体128对2d材料层124引发应变，例如，在位置126处。
35.在实施例中，栅极间隔体128包括非晶二氧化硅或者六方氮化硼(hbn)。在实施例中，2d材料层124是或者包括过渡金属二硫属化物(tmd)材料。在实施例中，2d材料层124由诸如硫化钼(mos2)、硫化钨(ws2)、硒化钼(mose2)、硒化钨(wse2)、碲化钼(mote2)或硒化铟(inse)的材料构成。在实施例中，2d材料层124具有处于0.6-5纳米的范围内的厚度。在实施例中，源极或漏极接触部130包括金属并且是导电结构(与半导体结构形成对照)。在其他实施例中，源极或漏极接触部130是半导体结构。在实施例中，栅极结构122包括栅极电介质和栅电极，例如高k栅极电介质层和金属栅电极。
36.再次参考图1b，根据本公开的实施例，集成电路结构120包括位于衬底上方的二维(2d)材料层124。栅极堆叠体122位于2d材料层124上，栅极堆叠体122具有与第二侧相对的第一侧。第一栅极间隔体128位于2d材料层124上并且与栅极堆叠体122的第一侧相邻。第二栅极间隔体128位于2d材料层124上并且与栅极堆叠体122的第二侧相邻。第一栅极间隔体128和第二栅极间隔体128在2d材料层124上引发应变，例如，在位置126处。第一导电结构130位于2d材料层124上并与第一栅极间隔体128相邻。第二导电结构130位于2d材料层124上并与第二栅极间隔体128相邻。
37.在实施例中，第一和第二栅极间隔体128包括非晶二氧化硅。在实施例中，第一和第二栅极间隔体128包括六方氮化硼(hbn)。
38.在实施例中，2d材料层124包括选自由硫化钼(mos2)和硫化钨(ws2)组成的集合的硫化物材料。在实施例中，2d材料层124包括选自由硒化钼(mose2)、硒化钨(wse2)和硒化铟(inse)组成的集合的硒化物材料，或者包括mote2。
39.应当认识到，与带应变的tmd的接触部可以降低sb高度并且提供相对较低的rc。出于比较目的，图1c包括示出了无应变的2d材料的sb高度对比根据本公开的实施例的带应变的2d材料的sb高度的能量曲线图。
40.参考图1c，无应变的tmd 140包括tmd沟道142和接触金属144的相对能量。带应变
的tmd160包括tmd沟道162和接触金属164的相对能量。带应变的tmd 160具有比无应变的tmd 140更低的sb高度。
41.在第二方面中，描述了用于实现提高的迁移率的带应变的tmd晶体管。
42.为了提供背景，可以通过利用带应变的tmd提高2d沟道的迁移率，并且能够提高2d晶体管器件性能。在理论上可以预测，带应变的tmd可以是一种提高tmd迁移率的方法。在实施例中，一种在tmd中获得应变的方式是在栅极氧化物堆叠体中在沟道上方和沟道下方添加薄边界层，从而在tmd中引发应变。在tmd中引发应变的边界层的一些可能选项包括非晶sio2、hbn、相对于tmd具有晶格失配的材料(例如，开始于具有与2d材料晶格不同的晶体晶格的绝缘体，其将使得2d材料由其外延生长并且产生应变)或者具有表面粗糙度的边界层。
43.实施本文描述的实施例中的一者或多者的优点可以包括提高的2d cmos性能。可以使用tem来显示边界层的存在，并且拉曼效应或光致发光可以检测出tmd中的应变。
44.作为示例性结构，图2a示出了根据本公开的实施例的具有与二维(2d)沟道材料集成的应变引发结构的集成电路结构的截面图。
45.参考图2a，nmos结构200包括位于硅衬底202上或上方的第一栅极结构(例如，氧化物+栅极金属)。第一界面层(界面层a)位于第一栅极结构上。第一2d材料层(tmd沟道)位于第一界面层上。第二界面层(界面层a)位于第一2d材料层上。第二栅极结构(例如，氧化物+栅极金属)位于第二界面层上。第三界面层(界面层a)位于第二栅极结构上。第二2d材料层(tmd沟道)位于第三界面层上。第四界面层(界面层a)位于第二2d材料层上。第三栅极结构(例如，氧化物+栅极金属)位于第四界面层上。诸如氮化硅层的帽盖层(帽盖材料)可以位于第三栅极结构上，如图所示。
46.在实施例中，界面层(界面层a)在接近的2d材料层(tmd沟道)上引发应变。在一个此类实施例中，界面层(界面层a)在接近的2d材料层(tmd沟道)上引发张应变。在实施例中，界面层(界面层a)具有比2d材料层(tmd沟道)大的晶格常数。
47.作为另一示例性结构，图2b示出了根据本公开的另一实施例的具有与二维(2d)沟道材料集成的应变引发结构的另一集成电路结构的截面图。
48.参考图2b，pmos结构250包括位于硅衬底252上或上方的第一栅极结构(例如，氧化物+栅极金属)。第一界面层(界面层b)位于第一栅极结构上。第一2d材料层(tmd沟道)位于第一界面层上。第二界面层(界面层b)位于第一2d材料层上。第二栅极结构(例如，氧化物+栅极金属)位于第二界面层上。第三界面层(界面层b)位于第二栅极结构上。第二2d材料层(tmd沟道)位于第三界面层上。第四界面层(界面层b)位于第二2d材料层上。第三栅极结构(例如，氧化物+栅极金属)位于第四界面层上。诸如氮化硅层的帽盖层(帽盖材料)可以位于第三栅极结构上，如图所示。
49.在实施例中，界面层(界面层b)在接近的2d材料层(tmd沟道)上引发应变。在一个此类实施例中，界面层(界面层b)在接近的2d材料层(tmd沟道)上引发压应变。在实施例中，界面层(界面层b)具有比2d材料层(tmd沟道)小的晶格常数。
50.在实施例中，结构200可以与结构250集成，以制作cmos结构。
51.在另一方面中，用于在tmd中引发应变的其他方案可以包括(1)表面粗糙化(例如，开始于由氧化物构成的粗糙衬底并且在其上生长tmd，以建立应变)，(2)模板处理(例如，开始于具有与2d材料晶格不同(例如，仅略有不同)的晶体晶格的绝缘体，其可以使得2d材料
由其外延生长并且发生应变)，(3)重原子掺杂(例如，向mos2中引入te原子(te》》s)可以在晶格中建立屈曲，从而得到带应变的材料)，(4)紧缩生长(例如，建立狭窄的或者对于2d生长而言更加紧缩的沟道(nm沟道)，以迫使2d材料发生屈曲，从而在口袋中更加稳定)，(5)物理畸变(例如，在柔性衬底上形成2d材料，并且之后使2d材料弯曲以使2d材料发生应变)，和/或(6)悬置的tmd(例如，将tmd悬置在tem格栅上，以使tmd略微畸变并且发生应变)。
52.在另一方面中，具有相对较厚的主体的薄膜晶体管可能无法表现出良好的静电栅极控制。此外，位于tft的底部上的钝化层可能引起带来不希望的掺杂的反应，该不希望的掺杂可能增大截止状态泄漏并且使tft器件的亚阈值摆幅劣化。根据本公开的一个或多个实施例，在tft的沟道材料层的底部上引入第二栅极，从而控制最接近该底部界面的沟道。可以实施此类实施例以改善tft器件的总静电特性和导通/截止比。
53.作为示例性结构，图3a示出了根据本公开的实施例的沿平面双栅极薄膜晶体管(tft)的栅极“宽度”截取的截面图。
54.参考图3a，平面双栅极tft 300形成于衬底302上方，例如，形成于衬底302上方的绝缘层304上，如图所示。平面双栅极tft 300包括沟道材料306，例如，2d材料(例如mos2、ws2、mose2、wse2、mote2或inse)。沟道材料层306的2d材料可以与应变引发结构(例如，上文描述的)集成。上部栅电极308形成于栅极电介质层314上，栅极电介质层314形成于沟道材料306上。上部栅电极308可以包括位于功函数层312上的填充材料310，如图所示。上部栅电极308可以暴露沟道材料306和栅极电介质层314的区域316，如图所示。替代性地，沟道材料306和栅极电介质层314具有与栅电极308相同的横向尺寸。下部栅电极312’在沟道材料306下方、在绝缘层304上。栅极电介质层314’位于沟道材料306与下部栅电极312’之间。
55.在实施例中，栅极电介质层314和314’由相同材料构成。在实施例中，栅电极312和312’由相同材料构成。应当认识到，源极或漏极区位于图3a的视图的页面之内和之外。
56.在另一方面中，根据本文描述的一个或多个实施例，通过针对给定投影面积有效地提高晶体管宽度(并因而提高驱动强度和性能)来制作非平面beol兼容的双栅极薄膜晶体管(tft)。使用这样的架构制作的双栅极tft可以表现出薄膜晶体管的栅极控制、稳定性和性能方面的提高。这样的系统的应用可以包括但不限于后端(beol)逻辑单元、存储器或模拟应用。本文描述的实施例可以包括通过按照独特架构集成器件而有效地提高晶体管宽度(相对于平面器件)的非平面结构。
57.平面双栅极tft 300具有有效栅极宽度，该有效栅极宽度是平面沟道材料306在位置a和b’之间的长度，如图3a中所示。与之对照的是，作为具有晶体管宽度的相对提高(例如，相对于图3a的结构)的结构的第一示例，图3b示出了根据本公开的实施例的沿非平面双栅极薄膜晶体管(tft)的栅极“宽度”截取的截面图。
58.参考图3b，非平面双栅极tft 350形成于衬底352上方，例如，形成于衬底352上方的绝缘层354上，如图所示。一对电介质鳍状物355位于绝缘层354上。非平面双栅极tft 350包括沟道材料层356，例如，2d材料(例如mos2、ws2、mose2、wse2、mote2或inse)。沟道材料层356的2d材料可以与应变引发结构(例如，上文描述的)集成。沟道材料层356与下部栅极堆叠体共形，下部栅极堆叠体与该对电介质鳍状物355和绝缘层354的位于该对电介质鳍状物355之间的暴露部分共形。下部栅极堆叠体包括栅电极362’和栅极电介质层364’。上部栅电极358位于栅极电介质层364上，栅极电介质层364位于沟道材料层356上。上部栅电极358可
以包括位于功函数层362上的填充材料360，如图所示。上部栅电极358可以暴露沟道材料层356和栅极电介质层364的区域366，如图所示。替代性地，沟道材料层356和栅极电介质层364具有与栅电极358相同的横向尺寸。
59.在实施例中，栅极电介质层364和364’由相同材料构成。在实施例中，栅电极362和362’由相同材料构成。应当认识到，源极或漏极区位于图3b的视图的页面之内和之外。
60.非平面双栅极tft 350具有有效栅极宽度，该有效栅极宽度是共形半导体氧化物沟道材料层356在位置a’和b’之间的长度，即，包括在电介质鳍状物355的顶部和侧壁之上的起伏部分的整个长度，如图3b中所示。与图3a相比，图3b的结构突出了非平面架构的增大有效栅极宽度(本文称为相对增大宽度)的优点。
61.为了突出非平面双栅极tft拓扑结构的其他方面，图3c、图3d(在栅极切口处沿a轴截取)和图3e(在绝缘鳍状物切口处沿b轴截取)示出了根据本公开的实施例的非平面双栅极薄膜晶体管(tft)的有角度截面图和直接截面图。应当认识到，在图3c-3e中为了简化起见仅示出了一个电介质鳍状物。实施例可以包括在在一个(图3c)、两个(图3b)或更多这样的电介质鳍状物之上制作的单个器件。在每种情况下，器件的2d沟道材料层可以与应变引发结构(例如，上文描述的)集成。
62.参考图3c、图3d和图3e，集成电路结构370包括位于衬底352上方的绝缘体结构354，绝缘体结构354具有一个或多个鳍状物355，鳍状物355中的各个鳍状物具有顶部和侧壁。第一栅极堆叠体362’/364’位于绝缘体结构354/355上并与之共形。沟道材料层356位于第一栅极堆叠体362’/364’上并与之共形。第二栅极堆叠体362/364位于沟道材料层356的第一部分上，第二栅极堆叠体362/364具有与第二侧(背面或右侧)相对的第一侧(正面或左侧)。第一导电接触部(正面或左侧374)与第二栅极堆叠体362/364的第一侧相邻，第一导电接触部(正面或左侧374)位于沟道材料层356的第二部分上。第二导电接触部(背面或右侧374)与第二栅极堆叠体362/364的第二侧相邻，第二导电接触部(背面或右侧374)位于沟道材料层356的第三部分上。
63.在实施例中，第一栅极堆叠体362’/364’的栅电极362’电耦合至第二栅极堆叠体362/364的栅电极362，例如，它们可以共享共同的接触部或互连(未示出)。在另一实施例中，如图所示，第一栅极堆叠体362’/364’的栅电极362’在电气上独立于第二栅极堆叠体362/364的栅电极362。
64.在实施例中，第一栅极堆叠体362’/364’包括位于沟道材料层356与第一栅极堆叠体362’/364’的栅电极362’之间的第一高k栅极电介质层364’。第二栅极堆叠体362/364包括位于沟道材料层356与第二栅极堆叠体362/364的栅电极362之间的第二高k栅极电介质层364。在实施例中，栅电极362和362’是或者包括金属栅电极。
65.在实施例中，集成电路结构370还包括位于第一导电接触部(正面或左侧374)与第二栅极堆叠体362/364的第一侧之间的第一电介质间隔体(正面或左侧372)。第一电介质间隔体(正面或左侧372)位于沟道材料层356的第四部分之上。第二电介质间隔体(背面或右侧372)位于第二导电接触部(背面或右侧374)与第二栅极堆叠体362/364的第二侧之间。第二电介质间隔体(背面或右侧372)位于沟道材料层356的第五部分之上。
66.在实施例中，鳍状物335在沟道材料层356上引发应变。在实施例中，间隔体372在沟道材料层356上引发应变。在实施例中，鳍状物335和间隔体372两者在沟道材料层356上
引发应变。
67.在实施例中，本文描述的电介质鳍状物可以被制作成格栅结构，其中，在本文中使用术语“格栅”指代紧密间距格栅结构。在一个这样的实施例中，紧密间距不可直接通过常规光刻来实现。例如，可以首先形成基于常规光刻的图案，但是要利用间隔体掩模图案化使所述间距减半，这是本领域已知的。此外，可以通过第二轮间隔体掩模图案化对初始间距进行四分。相应地，本文描述的格栅状图案可以具有以恒定间距隔开并且具有恒定宽度的电介质鳍状物。可以通过间距二分、间距四分或者通过其他间距划分方案制作所述图案。在实施例中，一个或多个电介质鳍状物均具有方形拐角(如图所示)或者圆化拐角。
68.根据本公开的实施例，上述tft双栅极非平面架构350和370针对一定尺度的投影面积为晶体管提供更高的有效宽度。在实施例中，此类晶体管的驱动强度和性能相对于现有技术平面beol晶体管得到了提高。
69.因而，根据本公开的一个或多个实施例，描述了具有增大的栅极宽度的三维(3d)双栅极场效应晶体管(tfet)。在实施例中，此类双栅极fet基于包括2d材料(例如，mos2、ws2、mose2、wse2、mote2或inse)的沟道材料。2d材料可以与应变引发结构(例如，上文描述的)集成。
70.应当认识到，在一些实施例中，联系本文的实施例描述的层和材料通常形成于下层的半导体衬底上或上方，例如，作为(多个)feol层。在其他实施例中，联系本文的实施例描述的层和材料形成于集成电路的(多个)下层器件层上或上方，例如，作为下层半导体衬底上方的(多个)beol层。在实施例中，下层半导体衬底表示用于制造集成电路的一般工件对象。半导体衬底往往包括晶圆或者另一块硅或另一种半导体材料。适当的半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅(soi)以及由其他半导体材料形成的类似衬底。半导体衬底根据制造阶段往往包括晶体管、集成电路系统等。衬底还可以包括半导体材料、金属、电介质、掺杂剂以及半导体衬底中常见的其他材料。此外，尽管未描绘，可以将本文描述的结构制作在下层的较低层级的后端(beol)互连层上。
71.在任选使用绝缘体层的情况下，绝缘体层可以由适于最终使栅极结构的部分与下层体块衬底或互连层电隔离、或者促进栅极结构的部分与下层体块衬底或互连层的隔离的材料构成。例如，在一个实施例中，绝缘体层由电介质材料构成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅、掺碳氮化硅、氧化铝或氮化铝。在特定实施例中，绝缘体层是下层beol层的低k电介质层。
72.在实施例中，tft的沟道材料层是或者包括2d材料(例如，mos2、ws2、mose2、wse2、mote2或inse)。2d材料层可以与下部的六方氮化硼(hbn)层、上部hbn层或者下部hbn层和上部hbn层两者一起形成。在实施例中，沟道材料层具有处于0.5纳米和10纳米之间的厚度。
73.在实施例中，本文描述的栅电极包括至少一种p型功函数金属或者n型功函数金属，具体取决于该集成电路器件将被包括在p型晶体管还是n型晶体管中。对于p型晶体管而言，可以用于栅电极的金属可以包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)。对于n型晶体管而言，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。在一些实施例中，栅电极包括由两个或更多金属层组成的堆叠体，其中，一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。可以出于其他目的而包含其他金属层，例
如，以充当阻挡层。在一些实施方式中，栅电极可以由“u”形结构组成，该结构包括基本上平行于衬底的表面的底部部分以及基本上垂直于衬底的顶表面的两个侧壁部分。在另一种实施方式中，形成栅电极的金属层中的至少一者可以简单地是基本上平行于衬底的顶表面的平面层，并且不包括基本上垂直于衬底的顶表面的侧壁部分。在本公开的其他实施方式中，栅电极可以由u形结构和平面非u形结构的组合组成。例如，栅电极可以由在一个或多个平面非u形层顶部形成的一个或多个u形金属层组成。
74.在实施例中，本文描述的栅极电介质层由高k材料构成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化锆铪、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物、铌酸锌铅或其组合的材料构成。在一些实施方式中，栅极电介质可以由“u”形结构组成，该结构包括基本上平行于衬底的表面的底部部分以及基本上垂直于衬底的顶表面的两个侧壁部分。
75.在实施例中，由诸如氮化硅、氧化硅、碳化硅、掺碳的氮化硅、氮氧化硅、氧化铝或氮化铝的材料形成电介质间隔体。用于形成侧壁间隔体的工艺是本领域已知的，并且一般包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多个间隔体对。例如，可以在栅电极的相对侧上形成两对、三对或四对侧壁间隔体。
76.在实施例中，导电接触部充当通往tft的源极或漏极区的接触部或者直接充当tft的源极或漏极区。导电接触部可以间隔开一定距离，该距离为晶体管的栅极长度。在一些实施例中，栅极长度处于2纳米和30纳米之间。在实施例中，导电接触部包括由金属和/或金属合金构成的一层或多层。
77.在实施例中，本文描述的诸如互连线的互连线(以及可能的下层过孔结构)由一个或多个金属导电结构或者包含金属的导电结构构成。导电互连线在本领域有时被称为迹线、导线、线、金属、互连线或者简称为互连。在特定实施例中，互连线中的每者包括阻挡层和导电填充材料。在实施例中，阻挡层由诸如氮化钽或氮化钛的金属氮化物材料构成。在实施例中，导电填充材料由诸如但不限于cu、al、ti、zr、hf、v、ru、co、ni、pd、pt、w、ag、au或其合金的导电材料构成。
78.在实施例中，本文描述的ild材料由电介质或绝缘材料层构成或者包括电介质或绝缘材料层。适当电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(sio2))、掺杂的硅的氧化物、氟化的硅的氧化物、掺碳的硅的氧化物、氧化铝、本领域已知的各种低k电介质材料及其组合。层间电介质材料可以通过诸如化学气相沉积(cvd)、物理气相沉积(pdv)的常规技术或者通过其他沉积方法来形成。
79.在一个方面中，可以通过替换栅极工艺制作栅电极和栅极电介质层，尤其是上部栅极堆叠体。在此类方案中，可以去除诸如多晶硅或者氮化硅柱状材料的虚设栅极材料，并采用永久性栅电极材料对其予以替换。在一个此类实施例中，还在该工艺中形成永久性栅极电介质层，这与通过较早处理来执行该层的形成相反。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且采用干法蚀刻工艺(包括使用sf6)去除。在另一个实施例中，虚设栅极由多晶硅或者非晶硅构成，并且采用湿法蚀刻工艺(包括使用水溶nh4oh或者四甲基氢氧化铵)去除。在一个实施例中，虚设栅极由氮化硅构成，并且采用包括水溶磷酸的湿法蚀刻去除。
80.在实施例中，本文描述的一个或多个方案主要设想将虚设栅极和替换栅极工艺与
虚设接触部和替换接触部工艺相结合，以实现本文描述的结构。在一个此类实施例中，替换接触部工艺是在替换栅极工艺之后执行的，以允许对永久性栅极堆叠体的至少部分进行高温退火。例如，在具体的此类实施例中，例如在形成栅极电介质层之后进行对永久性栅极结构的至少部分的退火。退火是在形成永久性接触部之前执行的。
81.应当认识到，未必要实践上文描述的工艺的所有方面才落在本公开的实施例的精神和范围内。例如，在一个实施例中，不必总是在形成位于栅极堆叠体的有源部分之上的栅极接触部之前形成虚设栅极。上文描述的栅极堆叠体实际上可以在最初形成时就是永久性栅极堆叠体。而且，文中描述的工艺可以用于制作一种或多种半导体器件。一个或多个实施例尤其可以用于制作处于10纳米(10nm)或更小的技术节点上的半导体器件。
82.在实施例中，仍然如本说明书中通篇使用的，使用193nm浸没式光刻(i193)、极紫外(euv)和/或电子束直写(ebdw)光刻等执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂覆(arc)层和光致抗蚀剂层构成的三层掩模。在特定的此类实施例中，形貌掩蔽部分是碳硬掩模(chm)层，并且抗反射涂覆层是硅arc层。
83.在另一方面中，本文描述的集成电路结构可以被包括在电子装置中。作为可以包括本文公开的tft中的一者或多者的设备的第一示例，图4和图5是根据本文公开的任何实施例的包括一个或多个具有与二维(2d)沟道材料集成的应变引发结构的薄膜晶体管的晶圆和管芯的顶视图。
84.参考图4和图5，晶圆400可以由半导体材料构成，并且可以包括具有形成于晶圆400的表面上的集成电路(ic)结构的一个或多个管芯402。管芯402中的每者可以是半导体产品的包括任何适当ic(例如，包括一个或多个结构(例如，如上文所述的结构)的ic)的重复单位。在半导体产品的制作完成之后(例如，在结构(例如，上文描述的结构)的制造之后)，晶圆400可以经历单个化工艺，其中，使管芯402中的每者相互分开，以提供半导体产品的分立“芯片”。具体而言，包括本文公开的tft的器件可以采取晶圆400(例如，未被单个化)的形式或者管芯402(例如，被单个化)的形式。管芯402可以包括一个或多个晶体管和/或用以向晶体管路由电信号的支持电路系统以及任何其他ic部件。在一些实施例中，晶圆400或管芯402可以包括存储器器件(例如，静态随机存取存储器(sram)器件)、逻辑器件(例如，and、or、nand或nor门)或者任何其他适当的电路元件。可以将这些器件中的多个器件结合到单个管芯402上。例如，可以将通过多个存储器器件形成的存储器阵列与被配置为将信息存储在存储器器件中或者执行存储在存储器阵列中的指令的处理器件或者其他逻辑单元形成在同一管芯402上。
85.图6是根据本文公开的实施例中的一者或多者的可以包括一个或多个具有与二维(2d)沟道材料集成的应变引发结构的薄膜晶体管的集成电路(ic)器件的截面侧视图。
86.参考图6，ic器件600形成在衬底602(例如，图4的晶圆400)上，并且可以被包括在管芯(例如，图5的管芯402)中，该管芯可以是单个化的或者可以被包括在晶圆中。尽管上文描述了可以形成衬底602的材料的几个示例，但是可以使用可以充当ic器件600的基础的任何材料。
87.ic器件600可以包括设置在衬底602上的一个或多个器件层，例如，器件层604。器件层604可以包括形成于衬底602上的一个或多个晶体管640(例如，上文描述的tft)的特
征。器件层604可以包括(例如)一个或多个源极和/或漏极(s/d)区620、控制晶体管640中在s/d区620之间的电流流动的栅极622、以及向/从s/d区620路由电信号的一个或多个s/d接触部624。晶体管640可以包括为了清楚起见未示出的额外特征，例如，器件隔离区、栅极接触部等。晶体管640不限于图6中描绘的类型和构造，并且可以包括很宽范围的各种各样的其他类型和构造，例如，平面晶体管、非平面晶体管或两者的组合。非平面晶体管可以包括诸如双栅极晶体管或三栅极晶体管的基于鳍状物的晶体管以及诸如纳米带晶体管和纳米线晶体管的栅极包绕式或全环绕栅极晶体管。具体而言，晶体管640中的一者或多者采取例如上文描述的晶体管的形式。薄膜晶体管(例如，上文描述的)在被用到用于模拟电路系统、逻辑电路系统或存储器电路系统的微处理器的金属层中时可以尤为有利，并且可以与现有的互补金属氧化物半导体(cmos)工艺一起形成。
88.可以通过设置在器件层604上的一个或多个互连层(在图6被示为互连层606-610)向和/或从器件层604的晶体管640路由电信号，例如功率信号和/或输入/输出(i/o)信号。例如，器件层604的导电特征(例如，栅极622和s/d接触部624)可以与互连层606-610的互连结构628电耦合。一个或多个互连层606-610可以形成ic器件600的层间电介质(ild)堆叠体619。
89.互连结构628可以被布置在互连层606-610内，以根据很宽范围的各种设计对电信号进行路由(具体而言，所述布置不限于图6描绘的互连结构628的特定构造)。尽管图6中描绘了特定数量的互连层606-610，但是本公开的实施例包括具有比所描绘的更多或更少的互连层的ic器件。
90.在一些实施例中，互连结构628可以包括采用诸如金属的导电材料填充的沟槽结构628a(有时称为“线”)和/或过孔结构628b。可以将沟槽结构628a布置为在基本上与在上面形成器件层604的衬底602的表面平行的平面的方向上对电信号进行路由。例如，沟槽结构628a可以在从图6的角度来看进出页面的方向上对电信号进行路由。可以将过孔结构628b布置为在基本上与在上面形成器件层604的衬底602的表面垂直的平面的方向上对电信号进行路由。在一些实施例中，过孔结构628b可以将不同互连层606-610的沟槽结构628a电耦合到一起。
91.互连层606-610可以包括设置在互连结构628之间的电介质材料626，如图6所示。在一些实施例中，在互连层606-610中的不同层中设置在互连结构628之间的电介质材料626可以具有不同成分；在其他实施例中，在不同互连层606-610之间，电介质材料626的成分可以是相同的。在任一种情况下，此类电介质材料可以被称为层间电介质(ild)材料。
92.第一互连层606(被称为金属1或“m1”)可以直接形成在器件层604上。在一些实施例中，第一互连层606可以包括沟槽结构628a和/或过孔结构628b，如图所示。第一互连层606的沟槽结构628a可以与器件层604的接触部(例如，s/d接触部624)耦合。
93.第二互连层608(被称为金属2或“m2”)可以直接形成在第一互连层606上。在一些实施例中，第二互连层608可以包括过孔结构628b，以使第二互连层608的沟槽结构628a与第一互连层606的沟槽结构628a耦合。尽管为了清楚起见在每一互连层内(例如，第二互连层608内)采用线在结构上勾画出了沟槽结构628a和过孔结构628b，但是在一些实施例中，沟槽结构628a和过孔结构628b可以具有结构和/或材料上的连续性(例如，在双重金属镶嵌工艺期间同时填充)。
94.可以根据联系第二互连层608或第一互连层606描述的类似技术和构造在第二互连层608上连续形成第三互连层610(被称为金属3或“m3”)(以及额外的互连层，根据需要)。
95.ic器件600可以包括形成在互连层606-610上的阻焊剂材料634(例如，聚酰亚胺或类似材料)以及一个或多个接合焊盘636。接合焊盘636可以与互连结构628电耦合，并且被配置为将(多个)晶体管640的电信号路由至其他外部器件。例如，可以在一个或多个接合焊盘636上形成焊料接合，以使包括ic器件600的芯片与另一部件(例如，电路板)机械和/或电耦合。在其他实施例中，ic器件600可以具有不同于图示的其他替代构造，以路由来自互连层606-610的电信号。例如，接合焊盘636可以被其他类似特征(例如，柱)替换或者可以还包括其他类似特征(例如，柱)，所述类似特征将电信号路由至外部部件。
96.图7是根据本文公开的实施例中的一者或多者的可以包括一个或多个具有与二维(2d)沟道材料集成的应变引发结构的薄膜晶体管的集成电路(ic)器件组件的截面侧视图。
97.参考图7，ic器件组件700包括具有一个或多个本文描述的集成电路结构的部件。ic器件组件700包括设置在电路板702(例如，可以是母板)上的若干部件。ic器件组件700包括设置在电路板702的第一面740上以及电路板702的相对的第二面742上的部件。一般而言，部件可以设置在面740和742之一或两者上。具体而言，ic器件组件700的部件中的任何适当部件可以包括若干本文公开的tft结构。
98.在一些实施例中，电路板702可以是印刷电路板(pcb)，其包括通过电介质材料层相互隔开并且通过导电过孔互连的多个金属层。金属层中的任何一者或多者可以是按照预期电路图案形成的，从而(任选协同其他金属层)在耦合至电路板702的部件之间对电信号进行路由。在其他实施例中，电路板702可以是非pcb衬底。
99.图7所示的ic器件组件700包括通过耦合部件716耦合至电路板702的第一面740的内插器上封装结构736。耦合部件716可以将内插器上封装结构736电及机械耦合至电路板702，并且可以包括焊料球(如图7所示)、插座的公母部分、粘合剂、底部填充材料、和/或任何其他适当材料和/或机械耦合结构。
100.内插器上封装结构736可以包括通过耦合部件718耦合至内插器704的ic封装720。耦合部件718可以针对应用采取任何适当形式，例如上文参考耦合部件716论述的形式。尽管图7示出了单个ic封装720，但是可以将多个ic封装耦合至内插器704。应当认识到，可以将额外的内插器耦合至内插器704。内插器704可以提供用于桥接电路板702和ic封装720的居间衬底。ic封装720可以是或者可以包括例如管芯(图5的管芯402)、ic器件(例如，图6的ic器件600)或者任何其他适当部件。一般而言，内插器704可以将连接扩展至更宽的间距或者将连接重新路由至不同连接。例如，内插器704可以将ic封装720(例如，管芯)耦合至耦合部件716的球栅阵列(bga)，以便耦合至电路板702。在图7所示的实施例中，ic封装720和电路板702附接至内插器704的相对两侧。在其他实施例中，ic封装720和电路板702可以附接至内插器704的同一侧。在一些实施例中，三个或更多部件可以通过内插器704互连。
101.内插器704可以由环氧树脂、玻璃纤维强化环氧树脂、陶瓷材料或者诸如聚酰亚胺的聚合物材料形成。在一些实施方式中，内插器704可以由交替的刚性或柔性材料形成，所述材料可以包括与上文描述的用在半导体衬底中的材料相同的材料，例如，硅、锗、以及其他iii-v族和iv族材料。内插器704可以包括金属互连708和过孔710，过孔710包括但不限于穿硅过孔(tsv)706。内插器704可以还包括嵌入式器件，所述嵌入式器件既包括无源器件，
又包括有源器件。这样的器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器、静电放电(esd)器件和存储器器件。也可以在内插器704上形成诸如射频(rf)器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(mems)器件的更为复杂的器件。内插器上封装结构736可以采取任何本领域已知的内插器上封装结构的形式。
102.ic器件组件700可以包括通过耦合部件722耦合至电路板702的第一面740的ic封装724。耦合部件722可以采取上文参考耦合部件716论述的实施例中的任何实施例的形式，并且ic封装724可以采取上文参考ic封装720论述的实施例中的任何实施例的形式。
103.图7所示的ic器件组件700包括通过耦合部件728耦合至电路板702的第二面742的封装上封装结构734。封装上封装结构734可以包括ic封装726和ic封装732，它们通过耦合部件730耦合到一起，使得ic封装726设置在电路板702与ic封装732之间。耦合部件728和730可以采取上文论述的耦合部件716的实施例中的任何实施例的形式，并且ic封装726和732可以采取上文论述的ic封装720的实施例中的任何实施例的形式。封装上封装结构734可以是根据本领域已知的任何封装上封装结构而构造的。
104.本文公开的实施例可以用于制造很宽范围的不同类型的集成电路和/或微电子器件。此类集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器和微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或者其他微电子器件可以用于很宽范围的各种各样的本领域已知的电子装置中。例如，用于计算机系统(例如，台式机、膝上型电脑、服务器)、蜂窝电话、个人电子产品等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一条或多条总线耦合至存储器、芯片组等。处理器、存储器和芯片组中的每者可以潜在地使用本文公开的方案来制造。
105.图8示出了根据本公开的一种实施方式的计算装置800。计算装置800容纳板802。板802可以包括若干部件，这些部件包括但不限于处理器804以及至少一个通信芯片806。处理器804物理及电耦合至板802。在一些实施方式中，至少一个通信芯片806也物理及电耦合至板802。在其他实施方式中，通信芯片806是处理器804的部分。
106.取决于其应用，计算装置800可以包括可以或可以不物理和电耦合至板802的其他部件。这些其他部件包括但不限于易失性存储器(例如，dram)、非易失性存储器(例如，rom)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(gps)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如硬盘驱动器、紧凑盘(cd)、数字通用盘(dvd)等)。
107.通信芯片806能够实现用于向和从计算装置800传输数据的无线通信。术语“无线”及其派生词可以用来描述通过使用经调制的电磁辐射通过非固态介质进行数据通信的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片806可以实施很多无线标准或协议中的任何无线标准或协议，其包括但不限于wi-fi(ieee 802.11系列)、wimax(ieee 802.16系列)、ieee 802.20、长期演进(lte)、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、它们的衍生产物、以及任何其他被称为3g、4g、5g和更高代的无线协议。计算装置800可以包括多个通信芯片806。例如，第一通信芯片806可以专用于较短程的无线通信，
例如wi-fi和蓝牙，并且第二通信芯片806可以专用于较长程的无线通信，例如gps、edge、gprs、cdma、wimax、lte、ev-do及其他。
108.计算装置800的处理器804包括封装于处理器804内的集成电路管芯。在本公开的一些实施方式中，处理器的集成电路管芯包括一个或多个根据本公开的实施例的实施方式的具有与二维(2d)沟道材料集成的应变引发结构的薄膜晶体管。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
109.通信芯片806也包括封装于通信芯片806内的集成电路管芯。根据本公开的实施例的另一种实施方式，通信芯片的集成电路管芯包括一个或多个根据本公开的实施例的实施方式的具有与二维(2d)沟道材料集成的应变引发结构的薄膜晶体管。
110.在其他实施方式中，计算装置800内容纳的另一部件可以包含集成电路管芯，该集成电路管芯包括一个或多个根据本公开的实施例的实施方式的具有与二维(2d)沟道材料集成的应变引发结构的薄膜晶体管。
111.在各种实施方式中，计算装置800可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(pda)、超级移动pc、手机、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其他实施方式中，计算装置800可以是任何其他处理数据的电子装置。
112.因而，本文描述的实施例包括具有与二维(2d)沟道材料集成的应变引发结构的薄膜晶体管。
113.上文对所例示的本公开的实施例的实施方式的描述(包括摘要中描述的内容)并非意在进行穷举或者使本公开局限于所公开的确切形式。尽管文中出于举例说明的目的描述了本公开的具体实施方式和示例，但是在本公开的范围内，各种等同修改都是可能的，这是本领域技术人员将认识到的。
114.根据上文的详细描述可以对本公开做出这些修改。不应将下述权利要求中使用的术语解释为使本公开局限于说明书和权利要求书中公开的具体的实施方式。相反，本公开的范围将完全由下述权利要求决定，应当根据权利要求解释所确立的原则对权利要求加以解释。
115.示例性实施例1：一种集成电路结构包括位于衬底上方的二维(2d)材料层。栅极堆叠体位于2d材料层上，该栅极堆叠体具有与第二侧相对的第一侧。第一栅极间隔体位于2d材料层上并且与栅极堆叠体的第一侧相邻。第二栅极间隔体位于2d材料层上并且与栅极堆叠体的第二侧相邻。第一栅极间隔体和第二栅极间隔体在2d材料层上引发应变。第一导电结构位于2d材料层上并且与第一栅极间隔体相邻。第二导电结构位于2d材料层上并且与第二栅极间隔体相邻。
116.示例性实施例2：示例性实施例1的集成电路结构，其中，第一和第二栅极间隔体包括硅和氧。
117.示例性实施例3：示例性实施例1的集成电路结构，其中，第一和第二栅极间隔体包括硼和氮。
118.示例性实施例4：示例性实施例1、2或3的集成电路结构，其中，2d材料层包括选自由硫化钼(mos2)和硫化钨(ws2)组成的集合的硫化物材料。
119.示例性实施例5：示例性实施例1、2或3的集成电路结构，其中，2d材料层包括选自由硒化钼(mose2)、硒化钨(wse2)和硒化铟(inse)组成的集合的硒化物材料，或者包括mote2。
120.示例性实施例6：一种集成电路结构包括位于衬底上方的鳍状物。二维(2d)材料层沿着该鳍状物的侧面，其中，鳍状物在2d材料层上引发应变。栅极堆叠体位于2d材料层上，该栅极堆叠体具有与第二侧相对的第一侧。第一导电结构位于2d材料层上并且与栅极堆叠体的第一侧相邻。第二导电结构位于2d材料层上并且与栅极堆叠体的第二侧相邻。
121.示例性实施例7：示例性实施例6的集成电路结构，其中，鳍状物包括硅和氧。
122.示例性实施例8：示例性实施例6的集成电路结构，其中，鳍状物包括硼和氮。
123.示例性实施例9：示例性实施例6、7或8的集成电路结构，其中，2d材料层包括选自由硫化钼(mos2)和硫化钨(ws2)组成的集合的硫化物材料。
124.示例性实施例10：示例性实施例6、7或8的集成电路结构，其中，2d材料层包括选自由硒化钼(mose2)、硒化钨(wse2)和硒化铟(inse)组成的集合的硒化物材料，或者包括mote2。
125.示例性实施例11：一种计算装置包括板以及耦合至该板的部件。该部件包括具有位于衬底上方的二维(2d)材料层的集成电路结构。栅极堆叠体位于2d材料层上，该栅极堆叠体具有与第二侧相对的第一侧。第一栅极间隔体位于2d材料层上并且与栅极堆叠体的第一侧相邻。第二栅极间隔体位于2d材料层上并且与栅极堆叠体的第二侧相邻。第一栅极间隔体和第二栅极间隔体在2d材料层上引发应变。第一导电结构位于2d材料层上并且与第一栅极间隔体相邻。第二导电结构位于2d材料层上并且与第二栅极间隔体相邻。
126.示例性实施例12：示例性实施例11的计算装置，还包括耦合至板的存储器。
127.示例性实施例13：示例性实施例11或12的计算装置，还包括耦合至板的通信芯片。
128.示例性实施例14：示例性实施例11、12或13的计算装置，还包括耦合至板的相机。
129.示例性实施例15：示例性实施例11、12、13或14的计算装置，其中，部件是封装的集成电路管芯。
130.示例性实施例16：一种计算装置包括板以及耦合至板的部件。部件包括具有位于衬底上方的鳍状物的集成电路结构。二维(2d)材料层沿着该鳍状物的侧面，其中，鳍状物在2d材料层上引发应变。栅极堆叠体位于2d材料层上，该栅极堆叠体具有与第二侧相对的第一侧。第一导电结构位于2d材料层上并且与栅极堆叠体的第一侧相邻。第二导电结构位于2d材料层上并且与栅极堆叠体的第二侧相邻。
131.示例性实施例17：示例性实施例16的计算装置，还包括耦合至板的存储器。
132.示例性实施例18：示例性实施例16或17的计算装置，还包括耦合至板的通信芯片。
133.示例性实施例19：示例性实施例16、17或18的计算装置，还包括耦合至板的相机。
134.示例性实施例20：示例性实施例16、17、18或19的计算装置，其中，部件是封装的集成电路管芯。