半导体器件及其制备方法与流程

1.本技术涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。


背景技术：

2.随着半导体功率器件的发展，半导体功率器件已从平面结构发展为沟槽结构，以提升电流密度，减小电阻。
3.对于沟槽型的半导体器件，需要减小沟槽拐角处的栅极氧化层中的电场，来保证其可靠性。一种方式是在栅极沟槽底部加入p型掩蔽层结构，利用栅极沟槽底部形成的pn结保护沟槽拐角。该方式中，p型掩蔽层和p型基层间距过小且栅极沟槽底部的p型掩蔽层处于浮空状态时，在关断过程中有空穴从p型掩蔽层流向p型基层，并且无法回流，导致器件开启时，存在更大的耗尽区，从而增大导通时的电阻及损耗，无法正常工作。


技术实现要素：

4.本技术提供半导体器件及其制备方法，以消除有空穴从p型掩蔽层流出且无法回流的现象。
5.为了解决上述技术问题，本技术提供的第一个技术方案为：提供一种半导体器件，包括：第一导电类型的衬底以及设置在所述衬底上的外延层；所述半导体器件还包括：设置在所述外延层中的多个半导体单元、多个栅极沟槽以及多个屏蔽层；所述栅极沟槽设置在任意两个所述半导体单元之间，所述屏蔽层从所述栅极沟槽的底部向所述衬底延伸；
6.所述多个半导体单元包括：多个第一半导体单元和多个第二半导体单元，其中，所述第二半导体单元被配置为周向上环绕设置有多个所述第一半导体单元；
7.所述第一半导体单元包括：第二导电类型的体区、第二导电类型的体区接触区和第一导电类型的源极区；所述体区从所述外延层向所述衬底延伸；所述体区接触区与所述源极区从所述外延层的表面延伸至所述体区的表面；
8.所述第二半导体单元包括：第二导电类型的屏蔽区；所述屏蔽区从所述外延层的表面向所述衬底延伸，所述屏蔽区与所述屏蔽层相接触。
9.为了解决上述技术问题，本技术提供的第二个技术方案为：提供一种半导体器件，包括：第一导电类型的衬底以及设置在所述衬底上的外延层，以及设置在所述外延层上的多个晶胞；
10.所述晶胞包括：设置在所述外延层中的多个半导体单元、栅极沟槽以及屏蔽层；所述栅极沟槽设置在任意两个所述半导体单元之间，所述屏蔽层从所述栅极沟槽的底部向所述衬底延伸；
11.所述多个半导体单元包括：多个第一半导体单元和一个第二半导体单元，其中，一个所述第二半导体单元的周向上环绕设置有多个所述第一半导体单元；
12.所述第一半导体单元包括：第二导电类型的体区、第二导电类型的体区接触区和第一导电类型的源极区；所述体区从所述外延层向所述衬底延伸；所述体区接触区与所述
源极区从所述外延层的表面延伸至所述体区的表面；
13.所述第二半导体单元包括：第二导电类型的屏蔽区；所述屏蔽区从所述外延层的表面向所述衬底延伸，所述屏蔽区与所述屏蔽层相接触。
14.为了解决上述技术问题，本技术提供的第三个技术方案为：提供一种半导体器件的制备方法，包括：
15.提供第一导电类型的衬底；
16.在所述衬底上设置外延层；
17.在所述外延层上设置有多个半导体单元；以及在任意两个所述半导体单元之间设置有屏蔽层；以及在所述屏蔽层上设置有栅极沟槽；
18.其中，所述多个半导体单元包括：多个第一半导体单元和多个第二半导体单元，其中，所述第二半导体单元被配置为周向上环绕设置有多个所述第一半导体单元；所述第一半导体单元包括：第二导电类型的体区、第二导电类型的体区接触区和第一导电类型的源极区；所述体区从所述外延层向所述衬底延伸；所述体区接触区与所述源极区从所述外延层的表面延伸至所述体区的表面；所述第二半导体单元包括：第二导电类型的屏蔽区；所述屏蔽区从所述外延层的表面向所述衬底延伸，所述屏蔽区与所述屏蔽层相接触。
19.本技术的有益效果：区别于现有技术，本技术公开了一种半导体器件及其制备方法，半导体器件包括第一导电类型的衬底以及设置在衬底上的外延层；半导体器件还包括：设置在外延层中的多个半导体单元、多个栅极沟槽以及多个屏蔽层；栅极沟槽设置在任意两个半导体单元之间，屏蔽层从栅极沟槽的底部向衬底延伸；多个半导体单元包括：多个第一半导体单元和多个第二半导体单元，其中，第二半导体单元被配置为周向上环绕设置有多个第一半导体单元；第一半导体单元包括：第二导电类型的体区、第二导电类型的体区接触区和第一导电类型的源极区；体区从外延层向衬底延伸；体区接触区与源极区从外延层的表面延伸至体区的表面；第二半导体单元包括：第二导电类型的屏蔽区；屏蔽区从外延层的表面向衬底延伸，屏蔽区与屏蔽层相接触，将栅极沟槽底部的屏蔽层通过屏蔽区连接至源区，从而消除浮空状态下屏蔽层有空穴流出且无法回流的现象，保证器件的正常导通。
附图说明
20.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
21.图1a是现有技术中栅极沟槽底部加入p型掩蔽层的sic沟槽型mosfet结构示意图；
22.图1b是现有技术中p型掩蔽层通过主结实现接地的结构示意图；
23.图2a是本技术实施例提供的半导体器件的版图结构示意图；
24.图2b是图2a所示的半导体器件从外延层表面观看的结构示意图；
25.图3是图2a所示的半导体器件沿a-a线的截面示意图；
26.图4是图2a所示的半导体器件沿b-b线的截面示意图；
27.图5是本技术一实施例提供的半导体器件制备方法的流程示意图；
28.图6是图5所示步骤s02的结构示意图；
29.图7a是图5所示步骤s03的流程示意图；
30.图7b是图7a所示的步骤s031的结构示意图；
31.图8是图7a所示步骤s032的结构示意图；
32.图9是图7a所示步骤s033的结构示意图；
33.图10是图7a所示步骤s034的结构示意图；
34.图11是图7a所示步骤s036的结构示意图；
35.图12是图5所示步骤s04的结构示意图；
36.图13是图5所示步骤s05中间过程的结构示意图；
37.图14是图5所示步骤s05的结构示意图；
38.图15是图5所示步骤s06中间过程的结构示意图；
39.图16是图5所示步骤s06的结构示意图；
40.图17是图5所示步骤s07中间过程的结构示意图；
41.图18是图5所示步骤s07的结构示意图；
42.图19是图5所示步骤s08中间过程的结构示意图；
43.图20是图5所示步骤s08的结构示意图。
具体实施方式
44.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
45.以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、接口、技术之类的具体细节，以便透彻理解本技术。
46.本技术中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个所述特征。本技术的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本技术实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果所述特定姿态发生改变时，则所述方向性指示也相应地随之改变。本技术实施例中的术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或组件。
47.在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本技术的至少一个实施例中。在说明书中的各个位置出现所述短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
48.下面结合附图和实施例对本技术进行详细的说明。
49.相比于硅(si)，第三代半导体碳化硅(sic)具有更大的禁带宽度、更高的电场强
度，因此在相同击穿电压下，sic功率器件所需的外延层厚度仅为si功率器件的十分之一，掺杂掺杂浓度为si功率器件的一百倍，从而大大减小了漂移区电阻，成为下一代电力电子器件的核心。当前，sic功率器件已被应用于风力发电、新能源汽车、充电桩等领域。需要说明的是，si或sic是功率器件的基底材料。
50.类似si功率器件的发展，sic材料的金属-氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，mosfet)也已从平面结构发展成沟槽结构，提升了电流密度，降低了功率器件的电阻，提高了功率器件的性能。虽然沟槽结构进一步减小了电阻，但也带了可靠性问题；原因在于sic的击穿电场较高，sic功率器件耐压时栅极氧化层(栅氧)会承受较大的电压，可能引起栅极氧化层漏电以及阈值电压漂移等可靠性问题。沟槽拐角的曲率效应会进一步导致电场的集中，从而引起更大的可靠性问题。因此设计沟槽型sic mosfet时，需要减小沟槽拐角处栅极氧化层中的电场。为了降低电场，james a.cooper提出了在栅极沟槽11底部加入p型掩蔽层12的结构，利用栅极沟槽11底部形成的pn结保护沟槽11拐角，如图1a所示，图1a是现有技术中栅极沟槽底部加入p型掩蔽层的sic沟槽型mosfet结构示意图。然而，此结构虽然保护了栅氧13，但是在p型掩蔽层12和p型基层14间引入了jfet电阻，导致半导体单元电阻有所增加。当p型掩蔽层12和p型基层14之间间距过小时，器件有夹断的风险，失去正常的输出特性。另外，当p型掩蔽层12和p型基层14之间间距过小且栅极沟槽11底部的p型掩蔽层12处于浮空状态时，在关断过程中有空穴从p型掩蔽层12流向p型基层14，并且无法回流，导致器件开启时，存在更大的耗尽区，从而增大导通时的电阻及损耗，无法正常工作。
51.为了解决有空穴从p型掩蔽层12流向p型基层14并且无法回流的问题，需要将沟槽11底部的p型掩蔽层12引出接地。现有的方式是在沟槽11两边将p型掩蔽层12与有源区外部的主结15相连，通过主结15上的soure bar 16实现接地，如图1b所示，图1b是现有技术中p型掩蔽层通过主结实现接地的结构示意图。但是，该种接地方式沟槽11较长，过长的沟槽无法有效减小p型掩蔽层12的串联电阻，沟槽11中间区域的p型掩蔽层12电势并不为零，导致产生类似于浮空状态时的导通电阻增大情况。
52.可以理解，除了sic的mosfet存在上述问题，mosfet的基底为其他材料的也存在上述问题。鉴于此，本技术提供了一种半导体器件，以提供一种新的接地方式，消除有空穴从p型掩蔽层流出且无法回流的现象。
53.请参阅图2a-图4，图2a是本技术实施例提供的半导体器件的版图结构示意图，图2b是图2a所示的半导体器件从外延层表面观看的结构示意图，图3是图2a所示的半导体器件沿a-a线的截面示意图，图4是图2a所示的半导体器件沿b-b线的截面示意图。
54.半导体器件包括基底21、栅氧22、栅极23、介质层24、源极层25、漏极层26。
55.基底21包括依次层叠设置的第一导电类型的衬底214以及设置在衬底214上的外延层215。外延层215的掺杂浓度为1
×
10
15
cm-3
至2
×
10
16
cm-3
，外延层215的厚度为5μm至60μm。衬底214的材料可以是sic，也可以是si、ga2o3、gan、金刚石等材料。可选的，第一导电类型为n型；即，衬底214和外延层215均为n型。
56.外延层215上设置有多个半导体单元211、多个栅极沟槽213以及多个屏蔽层212。栅极沟槽213设置在任意两个半导体单元211之间，屏蔽层212从栅极沟槽213的底部向衬底214延伸；也就是说，任意两个半导体单元211之间间隔设置，屏蔽层212位于任意两个半导
体单元212之间。
57.多个半导体单元211包括多个第一半导体单元2111和多个第二半导体单元2112。第二半导体单元2112被配置为周向上环绕设置有多个第一半导体单元2111，即，每个第二半导体单元2112周向上环绕设置有多个第一半导体单元2111。多个半导体单元211的顶面平齐。
58.第一半导体单元2111包括第二导电类型的体区2111a、第二导电类型的体区接触区2111b和第一导电类型的源极区2111c。体区2111a从外延层215向衬底214延伸，体区接触区2111b与源极区2111c从外延层215的表面延伸至体区2111a的表面；换句话说，体区接触区2111b和源极区2111c设于体区2111a远离衬底214的表面。源极区2111c环绕体区接触区2111b整周设置。其中，体区2111a的厚度为0.8μm至2μm，体区2111a的掺杂浓度为5
×
10
16
cm-3
至5
×
10
18
cm-3
；体区接触区2111b的厚度为0.3μm至1μm，体区接触区2111b的掺杂浓度为1
×
10
18
cm-3
至1
×
10
20
cm-3
；源极区2111c的厚度为0.3μm至1μm，源极区2111c的掺杂浓度为1
×
10
19
cm-3
至1
×
10
20
cm-3
。可选的，第二导电类型为p型；即，体区2111a和体区接触区2111b为p型掺杂，源极区2111c为n型掺杂。
59.体区接触区2111b的顶面与源极区2111c的顶面平齐；其中，体区接触区2111b的顶面指的是体区接触区2111b远离衬底214的表面，源极区2111c的顶面指的是源极区2111c远离衬底214的表面。体区2111a远离衬底214的表面为平面，且与衬底214平行。体区接触区2111b和源极区2111c在体区2111a上的投影与体区2111a完全重合。
60.在本实施例中，源极区2111c与体区接触区2111b同心设置，且体区接触区2111b的中心与体区2111a的中心对应。在其他实施例中，体区接触区2111b的中心偏离体区2111a的中心，能够使体区接触区2111b的周向上均有源极区2111c即可。
61.第二半导体单元2112包括第二导电类型的屏蔽区2112a，屏蔽区2112a从外延层215的表面向衬底214延伸。在本实施例中，第二半导体单元2112为第二导电类型的屏蔽区2112a，即，第二半导体单元2112除了第二导电类型的屏蔽区2112a没有其他结构；在其他实施例中，第二半导体单元2112除了包括第二导电类型的屏蔽区2112a还包括其他结构，具体根据需要进行设计。可选的，第二导电类型为p型，屏蔽区2112a为p型掺杂。
62.屏蔽层212低于相邻两个半导体单元211，以在相邻两个半导体单元211之间形成栅极沟槽213。换句话说，屏蔽层212的顶面低于相邻两个半导体单元211的底面，以在相邻的两个半导体单元211之间形成栅极沟槽213，屏蔽层212的顶面作为栅极沟槽213的底面，在图2的视角下，栅极沟槽213的形状与屏蔽层212的形状相同；其中，半导体单元211的底面指的是半导体单元211靠近衬底214的表面，屏蔽层212的顶面指的是屏蔽层212远离衬底214的表面。屏蔽层212的厚度为1.3μm至3μm，屏蔽层212的掺杂浓度为1
×
10
18
cm-3
至1
×
10
20
cm-3
。栅极沟槽213的宽度为0.5μm至2μm，栅极沟槽213的深度为0.8μm至3μm。
63.栅氧22设置于栅极沟槽213的内表面，栅氧22的厚度为30nm至80nm。通过在栅极沟槽213的底部设置屏蔽层212，改善了沟槽型半导体器件中栅氧22的可靠性，满足工业级、车规级可靠性要求。栅极23设置于栅极沟槽213内；可选的，栅极23的材料为多晶硅。
64.介质层24设置于基底21的第一表面且覆盖栅极23，介质层24的厚度为0.5μm至1.5μm。介质层24对应半导体单元211具有开口(图未示)。源极层25设置于介质层24远离基底21的表面且通过介质层24上的开口与半导体单元211形成欧姆接触；源极层25的厚度为1μm-2
μm。漏极层26设置于基底21的第二表面。
65.在本实施例中，第二导电类型的屏蔽区2112a与屏蔽层212接触。通过第二导电类型的屏蔽区2112a将栅极沟槽213底部的屏蔽层212连接至源极层25，从而实现接地，消除浮空状态下屏蔽层212有空穴流出且无法回流的现象，进而避免出现器件导通电阻增大的现象，提升了开关速度，利于减小开关损耗，保证器件的正常导通。
66.参阅图2，在本实施例中，多个半导体单元211呈二维阵列排布。单数行或单数列包括多个间隔设置的第一半导体单元2111。偶数行或偶数列包括多个第一半导体单元2111和多个第二半导体单元2112，且第一半导体单元2111和第二半导体单元2112交替设置，即，以第一半导体单元2111、第二半导体单元2112、第一半导体单元2111、第二半导体单元2112、第一半导体单元2111的方式排列。换句话说，任意相邻的两个第一半导体单元2111之间的距离相等，第一半导体单元2111与第二半导体单元2112之间的距离等于相邻的两个第一半导体单元2111之间的距离。图2所示的多个半导体单元211的排布方式提升了器件的鲁棒性，提升短路时间，利于外部保护电路设计。
67.需要说明的是，第二半导体单元2112的分布密度可以根据需要进行调整，只需使栅极沟槽213底部的屏蔽层212能够通过第二导电类型的屏蔽区2112a连接至源极层25即可，本技术并不限定其为图2中所示的分布密度。第二半导体单元2112的分布密度可以调节半导体器件的短路能力，从而实现导通电阻、开关损耗、短路能力的调节功能。
68.相邻的两个第一半导体单元2111之间的距离、第一半导体单元2111与第二半导体单元2112之间的距离具体根据需要进行设计，能够使栅极沟槽213底部的屏蔽层212能够通过第二导电类型的屏蔽区2112a连接至源极层25即可。
69.屏蔽层212包括位于相邻两行半导体单元211之间的第一掩蔽条2121和位于相邻两列半导体单元211之间的第二掩蔽条2122。多个第一掩蔽条2121和多个第二掩蔽条2122交叉设置且相互连接。通过对屏蔽层212的结构做如上设置，使得位于第二半导体单元2112周向上的多个第一半导体单元2111中，两邻的第一半导体单元2111之间的屏蔽层212也可以通过屏蔽区2112a连接至源极层25。
70.可选的，屏蔽层212的底面与屏蔽区2112a的底面平齐。屏蔽层212的侧面与屏蔽区2112a的侧面接触，通过使屏蔽层212的底面与第二导电类型的屏蔽区2112a的底面平齐，使得屏蔽层212与屏蔽区2112a之间具有最大的接触面积，保证屏蔽层212通过屏蔽区2112a连接至源极层25的可靠性。其中，屏蔽层212的底面指的是屏蔽层212靠近衬底214的表面；屏蔽区2112a的底面指的是屏蔽区2112a靠近衬底214的表面。可以理解，屏蔽层212的底面也可以不与屏蔽区2112a的底面平齐，能够使屏蔽层212通过屏蔽区2112a连接至源极层25即可。
71.可选的，多个半导体单元211的形状和尺寸均相同。
72.可选的，每个半导体单元211表面的形状为正方形、六边形、八边形、十二边形等多边形。需要说明的是，相同的面积下，多边形的边长越长，栅极沟槽213的密度越大，电流越大，电阻也就越小。
73.继续参阅图2a和图2b，外延层215上设置有多个晶胞m，晶胞m包括设置在外延层215上的多个半导体单元211、多个栅极沟槽213以及多个屏蔽层212，栅极沟槽213设置在任意两个半导体单元211之间，屏蔽层212从栅极沟槽213的底部向衬底214延伸。多个半导体
单元211包括多个第一半导体单元2111和一个第二半导体单元2112，一个第二半导体单元2112的周向上环绕设置有多个第一半导体单元2111。其中，第一半导体单元2111和第二半导体单元2112的具体结构及其之间的位置关系参见上述介绍。相邻的两个晶胞m之间共有其相邻一侧的多个第一半导体单元2111。
74.通过对第一半导体单元2111、第二半导体单元2112以及屏蔽层212做如上设置，提高了器件可靠性，并且满足工业级、车规级可靠性要求；保证了器件正常导通的开关特性，减小开关损耗；提升了器件鲁棒性，提升短路时间，利于外部保护电路设计。
75.请参阅图5-图20，图5是本技术一实施例提供的半导体器件制备方法的流程示意图，图6是图5所示步骤s02的结构示意图，图7a是图5所示步骤s03的流程示意图，图7b是图7a所示的步骤s031的结构示意图，图8是图7a所示步骤s032的结构示意图，图9是图7a所示步骤s033的结构示意图，图10是图7a所示步骤s034的结构示意图，图11是图7a所示步骤s036的结构示意图，图12是图5所示步骤s04的结构示意图，图13是图5所示步骤s05中间过程的结构示意图，图14是图5所示步骤s05的结构示意图，图15是图5所示步骤s06中间过程的结构示意图，图16是图5所示步骤s06的结构示意图，图17是图5所示步骤s07中间过程的结构示意图，图18是图5所示步骤s07的结构示意图，图19是图5所示步骤s08中间过程的结构示意图，图20是图5所示步骤s08的结构示意图。
76.本技术还提供了一种半导体器件的制备方法，以制备上述实施例提供的半导体器件。具体地，以基底21的材料为sic进行详细说明。
77.步骤s01：提供第一导电类型的衬底。
78.在一实施方式中，第一导电类型为n型；衬底214为n型，材料为sic。
79.步骤s02：在衬底上设置外延层。
80.具体地，利用低压化学气相沉积设备(lpcvd)在所选的sic n型衬底214上生长sic n型外延层215，掺杂浓度范围1
×
10
15
cm-3
至2
×
10
16
cm-3
，厚度为5μm至60μm，结构如图6所示。
81.步骤s03：在外延层上设置有多个半导体单元；以及在任意两个半导体单元之间设置有屏蔽层；以及在屏蔽层上设置有栅极沟槽。
82.具体地，通过掩膜板在外延层215上形成多个半导体单元211、屏蔽层212、栅极沟槽213。其中，多个半导体单元211包括多个第一半导体单元2111和多个第二半导体单元2112。第二半导体单元2112被配置为周向上环绕设置有多个第一半导体单元2111。第一半导体单元2111包括第二导电类型的体区2111a、第二导电类型的体区接触区2111b和第一导电类型的源极区2111c。体区2111a从外延层215向衬底214延伸，体区接触区2111b与源极区2111c从外延层215的表面延伸至体区2111a的表面。第二半导体单元2112包括第二导电类型的屏蔽区2112a，屏蔽区2112a从外延层215的表面向衬底214延伸。屏蔽区2112a与屏蔽层212相接触。
83.在外延层215上设置多个半导体单元211、屏蔽层212、栅极沟槽213的具体步骤包括：
84.步骤s031：对外延层进行高温注入形成多个间隔设置的第二导电类型的体区。
85.在一实施方式中，第二导电类型为p型。利用高温注入设备在n型外延层215上注入形成间隔重复的第二导电类型的体区2111a，掺杂浓度范围5
×
10
16
cm-3
至5
×
10
18
cm-3
，厚度为0.8μm至2μm，结构如图7所示。
86.步骤s032：对外延层二次进行高温注入以在第二导电类型的体区的顶面形成第二导电类型的体区接触区。
87.具体地，利用高温注入设备在第二导电类型的体区2111a顶面的中间区域形成第二导电类型的体区接触区2111b，掺杂浓度范围1
×
10
18
cm-3
至1
×
10
20
cm-3
，厚度为0.3μm至1μm，结构如图8所示。
88.步骤s033：在mev能量下，对外延层进行注入形成预备屏蔽层和第二导电类型的屏蔽区；预备屏蔽层的第一侧面与一第二导电类型的体区接触，预备屏蔽层的第二侧面与第二导电类型的屏蔽区或另一第二导电类型的体区接触，第一侧面与第二侧面相对设置。
89.具体地，在mev能量下，注入形成方形分布的第二导电类型的屏蔽区2112a，同时在栅极沟槽213位置但还未刻蚀地方形成了预备屏蔽层212a，掺杂浓度范围1
×
10
18
cm-3
至1
×
10
20
cm-3
，厚度为1.3μm至3μm，结构如图9所示。
90.步骤s034：对外延层再次进行高温注入以在第二导电类型的体区的顶面形成第一导电类型的源极区，源极区与体区接触区接触。
91.具体地，利用高温注入设备注入形成环状第一导电类型的源极区2111c，环状源极区2111c位于体区接触区2111b的外侧，掺杂浓度范围1
×
10
19
cm-3
至1
×
10
20
cm-3
，厚度为0.3μm至1μm，结构如图10所示。
92.步骤s035：对源极区和体区接触区进行激活。
93.具体地，利用高温退火设备将源极区2111c和体区接触区2111b中的杂质激活，激活温度为1600℃至1850℃，时间为5min至1h。
94.步骤s036：对预备屏蔽层进行刻蚀形成屏蔽层和栅极沟槽。
95.具体地，利用感应耦合等离子设备(icp)将第二导电类型的体区2111a之前的间隔及第二导电类型的屏蔽区2112a与第二导电类型的体区2111a之间的间隔区域的预备屏蔽层212a刻蚀，形成十字形分布的栅极沟槽213，槽宽范围0.5μm至2μm，槽深度范围0.8μm至3μm，结构如图11所示。
96.步骤s04：在栅极沟槽的内表面形成栅氧。
97.具体地，利用热氧氧化或者低压化学气相沉积设备(lpcvd)形成栅氧22，厚度范围30nm至80nm，结构如图12所示。
98.步骤s05：在栅极沟槽内形成栅极。
99.具体地，利用低压化学气相沉积设备(lpcvd)淀积多晶硅，厚度范围0.3μm至1.5μm，结构如图13所示；利用感应耦合等离子设备(icp)刻蚀台面上的多晶硅，形成栅极23，结构如图14所示。
100.步骤s06：在基底的表面形成介质层。
101.具体地，利用低压化学气相沉积设备(lpcvd)淀积氧化硅，形成预备介质层24a，厚度范围0.5μm至1.5μm，结构如图15所示。利用感应耦合等离子设备(icp)刻蚀介质层24，形成欧姆接触孔241，结构如图16所示。
102.步骤s07：形成源极层。
103.具体地，利用金属蒸镀设备在介质层24的表面蒸镀ti/ni，厚度范围至至结构如图17所示。利用快速退火炉(rta)对器件进行退火形成源
极层25欧姆接触，温度范围700℃至980℃，时间为100s至300s。利用金属蒸镀设备在器件上蒸镀一层al，厚度范围1μm至2μm，结构如图18所示。利用感应耦合等离子设备(icp)刻蚀或者湿法腐刻蚀金属al，形成栅极23及源极层25金属焊盘(pad)。
104.步骤s08：形成漏极层。
105.具体地，利用金属蒸镀设备在器件背面蒸镀ti/ni，厚度为结构如图19所示；利用快速退火炉(rta)对器件进行退火形成漏极层26欧姆接触，温度范围700℃至980℃，时间为100s至300s。利用金属蒸镀设备在器件上蒸镀一层ti/ni/ag，形成漏极金属焊盘(pad)，厚度范围1μm至2μm，结构如图20所示。
106.本技术还提供了一具体制备方法实施例，具体如下：
107.(1)利用lpcvd在350μm的sic n型衬底214上生长掺杂浓度为8
×
10
15
cm-3
，厚度为10μm的sic n型外延层215。
108.(2)利用光刻机及icp设备将掩膜图形化后，在sic n型外延层215上利用高温离子注入设备在500℃下多次注入al原子，形成边长为5μm、重复排列间距为1.0μm的p型的体区2111a；注入能量分别为450kev、280kev、120kev，注入剂量分别为2
×
10
13
cm-2
、1
×
10
13
cm-2
、3
×
10
13
cm-2
。
109.(3)利用光刻机及icp设备将掩膜图形化后，在sic n型外延层215上利用高温离子注入设备在500℃下多次注入al原子，在体区2111a中间形成边长为2μm的方形p型的体区接触区2111b，注入能量分别为180kev、120kev、80kev、60kev、30kev，注入剂量分别为3
×
10
14
cm-2
、2
×
10
14
cm-2
、4
×
10
14
cm-2
、2
×
10
14
cm-2
、3
×
10
14
cm-2
。
110.(4)利用光刻机及icp设备将掩膜图形化后，注入形成外侧边长为5μm方形分布的p型的屏蔽区2112a，同时在栅极沟槽213位置但还未刻蚀地方形成了宽度为1μm预备屏蔽层212a。注入能量分别为1.1mev、930kev、750kev、580kev、360kev、180kev、80kev、30kev，注入剂量分别为4
×
10
14
cm-2
、2
×
10
14
cm-2
、4
×
10
14
cm-2
、2
×
10
14
cm-2
、2
×
10
14
cm-2
、3
×
10
14
cm-2
、2
×
10
14
cm-2
。
111.(5)利用光刻机及icp设备将掩膜图形化后，利用高温离子注入设备在500℃下多次注入n原子，形成环状n型的源极区2111c，环状n型的源极区2111c位于p型的体区接触区2111b的外侧，注入能量分别为200kev、100kev、30kev，注入剂量分别为5
×
10
14
cm-2
、2
×
10
14
cm-2
、3
×
10
14
cm-2
。
112.(6)在晶圆表面溅射的碳膜，然后利用高温退火炉在20mtorr ar气环境下进行1650℃/30min的退火处理，实现掺杂原子的激活。
113.(7)掩膜图形化后利用icp设备刻蚀预备屏蔽层212a，形成宽1.0μm、深1.0μm的栅极沟槽213。
114.(8)利用湿法氧化方法在1000℃下，氧化1h，形成20nm左右的牺牲氧化层；
115.(9)利用boe将晶圆漂洗10min，去除上述生成的牺牲氧化层。
116.(10)利用lpcvd淀积一层100nm的sio2，形成栅氧22；
117.(11)利用lpcvd生长厚度为0.8μm，掺杂浓度为1
×
10
20
cm-3
的n型重掺杂多晶硅；掺杂元素可以为p原子。
118.(12)利用icp刻蚀将台面上的多晶硅去除，保留栅极沟槽213内的多晶硅形成栅极23。
119.(13)利用lpcvd在晶圆上生长一层厚度为1.0μm的sio2，形成介质层24。然后利用光刻胶作掩膜，icp刻蚀去除台面上部分介质层24，形成欧姆接触孔241。
120.(14)在晶圆上利用蒸镀设备蒸镀一层厚度为的ti/ni层；然后利用rta设备在950℃下退火，形成源极层25欧姆接触。
121.(15)利用剥离的方法将光刻胶上残留的ni去除。
122.(16)利用光刻胶作掩膜，icp刻蚀去除部分sio2，打开栅极23区域接触孔。
123.(17)利用金属蒸镀设备在晶圆上蒸镀一层厚度为2μm的al。
124.(18)利用icp设备去除部分al金属，形成源极层25及栅极23pad。
125.(19)利用金属蒸镀设备在器件背面蒸镀ti/ni，厚度为然后利用rta设备在950℃下退火，形成漏极层26欧姆接触。
126.(20)利用金属蒸镀设备在器件上蒸镀一层2μm厚的ti/ni/ag，形成漏极层26金属pad。
127.以上仅为本技术的实施方式，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。